A. xilinx ISE編譯出錯 out of date
先減少代碼。直到不出現錯誤，然後增加代碼，直到出現錯誤。先定位。
B. 如何編譯xilinx模擬庫
首先介紹一下Xilinx幾個主要的模擬庫（路徑：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夾：Library of Unified component simulation models。僅用來做功能模擬，包括了Xilinx公司全部的標准元件。每個元件使用一個獨立的文件，這樣是為了方便一些特殊的編譯向導指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。僅用來做功能模擬，包括了使用Xilinx Core Generator工具產生的IP模擬模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用來做時序模擬或者門級功能模擬。
SmartModel：用來模擬非常復雜的一些FPGA設計，其中用到了Power PC或者RocketIO等。
我們一般只用其中的三個庫：simprims，unisims，xilinxcorelib。
編譯Xilinx模擬庫有多種方法，比如，可以在ISE軟體中編譯xilinx模擬庫，這樣在ISE調用Modelsim進行模擬了。但是利用ISE調用Modelsim模擬雖然操作方便，但是每次模擬前都要先進行綜合，這樣會很費時間，如果單獨用Modelsim進行模擬，則可以不用進行綜合而直接進行功能模擬。不進行綜合就模擬的結果是可能本來的設計就是不可綜合的。但是只要按照可綜合的代碼風格進行設計一般不會出現這中問題。這樣做的好處是節省了綜合需要耗費的時間，所以下面主要介紹直接利用Modelsim編譯Xilinx庫，並進行模擬的流程。
Step1：在Modelsim的安裝路徑下建立一個文件夾，用來存儲編譯後的庫文件。
Step2：打開Modelsim，更改路徑為xilinx_lib
Step3：新建一個庫，命名為xilinx_unisims，用來存放unisims庫編譯後的文件。
Step4：將unisims庫文件編譯到xilinx_unisims庫中。選擇Compile
在Library選擇剛創建的xilinx_unsims庫，查找范圍為D:\Xilinx\11.1\ISE\verilog\src\unisims，然後全選所有文件，點擊右下角Compile進行編譯
編譯完成後可以看到unisims庫的文件都被編譯到xilinx_unsims庫中去了。
Step5：按照Step4的方法創建xilinx_corelib和xilinx_simprims兩個庫，分別將XilinxCoreLib和simprims文件夾的文件編譯到這兩個庫中去。編譯完成後可以看到Library中多出了剛才創建的三個庫。
Step6：在安裝目錄下找到modelsim.ini文件，關掉它的只讀屬性，並添加以下三個語句，將這三個庫添加到默認庫文件中去。
添加完成後，保存，並把modelsim.ini改為只讀。
這樣以後再次打開Modelsim以後就可以看到Library中多出了剛才創建的三個庫。
C. xilinx ISE 的verilog 編譯時出現的錯誤，請大神解釋一下這些錯誤是什麼意思
第一個錯誤 模塊例化的時候需要給定一個名字—— 模塊名 例化名 都要有
第二個是沒有找到對應的模塊
D. 如何用ModelSim se完全編譯Xilinx庫文件
Modlesim 模擬庫的建立：
將Modelsim根目錄下的modelsim.ini的屬性由只讀改為可寫。
新建一個文件夾，比如library（為敘述方便，把它放在modelsim的根目錄下）。D:/modelsim/library.
啟動Modelsim,選擇[File]/[chang Directory],選擇D:/modelsim/library.
選擇[File]/[New]/[library]命令，彈出[Creat a New library],在[lihrary Name]中輸入「simprims_ver」,同時下一欄也自動輸入「simprims_ver」，單擊OK。
在主窗口中選擇[compile]/[Compile]命令，彈出[compile Source Files],在[Library]的下拉列表中選擇「simprims_ver」在[查找范圍]中選中[Xilinx/veriog/src/simprims]目錄下的全部文件，單擊complie進行編譯。(這時可能會花你一些時間,耐心等待編譯完畢)用同樣的方法將unisims和Xilinxcorelib三個模擬庫進行編譯。
這時在D:/modelsim/library 下就有以上三個模擬庫。
7．總結步驟為a：建立庫的放置路徑b：對庫進行編譯c：對庫進行映射。最後重新啟動Modelsim可以在列表中看到建立的三個庫。
那麼這個辦法明顯是比較麻煩的。其實我們可以這樣做;
首先將modelsim.ini文件只讀模式去掉，存檔前面打對勾。
在您安裝ise的目錄下，進入到bin\nt目錄下，例如e:\ise6\bin\nt，確認有compxlib這個程序
在cmd中運行compxlib -s mti_se -f all -l all -o e:\modeltech_6.0\xilinx_libs就可以了，e:\modeltech_6.0是我安裝modelsim的目錄，您可以作相應的更改。參數也可以按照您的要求作相應的更改。
這樣就可以了。
需要注意的是，千萬記住ise和modelsim的安裝目錄都不要出現空格，最好是直接安裝在根目錄下
modelsim下編譯xilinx庫的方法
這幾天，建庫的問題比較多，寫一個建庫的方法。
所用軟體：ISE7.1i+ModelsimSE6.0
語言：VHDL
首先安裝軟體。注意：ISE,Modelsim的安裝路徑不能含有空格。
另外，Modelsim的安裝路徑可設為「$:/modelsim」，其中$為盤符，不要使用默認的安裝路徑。
將Modelsim根目錄下的modelsim.ini文件的只讀屬性去掉。
在modelsim的命令窗口中輸入命令「compxlib -s mti_se -arch all -l vhdl -w -lib all」，按回車鍵即可。
編譯完成後，將Modelsim根目錄下的modelsim.ini文件的屬性設置為只讀。
關於「compxlib」命令各項參數的含義，請在modelsim的命令窗口中輸入「compxlib -help」查詢
把庫建好後，接下來的事情就是使它成為modelsim的標准庫。這只要修改modelsim安裝目錄下的modelsim.ini文件就可以了。修改後的內容如下：
[Library]
std = $MODEL_TECH/../std
ieee = $MODEL_TECH/../ieee
verilog = $MODEL_TECH/../verilog
vital2000 = $MODEL_TECH/../vital2000
std_developerskit = $MODEL_TECH/../std_developerskit
synopsys = $MODEL_TECH/../synopsys
modelsim_lib = $MODEL_TECH/../modelsim_lib
simprim_ver = G:/EDA/Xilinx/simprim_ver（庫的路徑，以下同）
unisim_ver = G:/EDA/Xilinx/unisim_ver
xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver
注意的是，這個文件是只讀屬性。修改之前要把這個屬性去掉。
第六步：關掉工程，重啟modelsim。查看這3個庫是否在library框裡面。
二、 在ISE環境下，調用synplify，生成後模擬所需要的文件。
之所以要在ISE環境下調用synplify，主要是因為方便！我也嘗試過在synplify環境下綜合設計文件，然後在ISE里編譯synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比較好的，感覺跟用ISE直接綜合一樣。不過有一個缺點是看不了RTL原理圖。你可以在synplify中打開ISE生成的synplify工程文件，解決在ISE中不方便查看synplify綜合結果的問題。現在，就要開始第二個大步驟了！
第一步：創建ISE工程文件。選擇好器件。注意Design Flow中一定要選擇Synplify Pro Verilog。
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第二步：綜合設計文件，也就是verilog文件。
雙擊下圖中的按鈕，ISE就會自動調用synplify。（如果沒有的話，那可能是你的系統環境變數沒有設置好）。此時會彈出一個對話框，要你選擇synplify的liscense。（這步本來不用說的。如果沒有對話框彈出來的話，也不要緊）隨便選擇一個，就等結果了。
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第三步：生成後模擬需要的文件。
如下圖，我們可以看到在Implement Design中有三個大分支，這對應著三種模擬。按你的需要按下相應的圖標，生成modelsim後模擬所需要的文件，下面對生成的文件和生成這些文件的圖標進行說明。
圖標 生成文件
Generate Post-Translate Simulation Model xxx_translate.v
Generate Post-Map Simulation Model xxx_map.v，xxx_map.sdf
Generate Post-Place&Route Simulation Model xxx_timsim.v，xxx_timsim.sdf
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在這3種模擬中，只有第一種沒有生成sdf文件。也就是說在modelsim中，只有第一種可以不用把sdf添加到模擬器中（廢話！！）。到這時，所有為後模擬所做的准備工作就都完成了。下面就後模擬舉例。我們要進行的是Place&Route Simulation！所以按下圖標，生成為下一步的工作所需要的文件吧。
三、用modelsim進行後模擬。
在開始這一步之前，建議為你的設計新建一個文件夾。當然你也可以不這樣做，不過對於所造成的麻煩，本人不負責！
後模擬總共需要3個*.v文件。一個是你的模塊的測試文件，一個是ISE生成的xxx_timsim.v（注意，我們要更改這個文件的文件名，改為xxx.v，也就是你的頂層模塊名了。這也是我要求新建文件夾的原因了，重名這件事比爾.蓋茨是不答應的）。另一個是glbl.v文件。這個文件在Xilinx安裝盤:\Xilinx\verilog\src下。VHDL不需要第3個文件。復制這3個文件到新建的文件夾下，開始我們的第一步工作。
第O步：為xxx_timsim.v改名！！！
第一步：新建工程，把3個文件添加到這個工程里。（大家都這么熟了，不用教了吧）
第二步：在project框里按右鍵—》add to project –》adding simulation configuration，如下圖：
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第三步：在彈出的對話框里，選擇SDF項。把ISE生成的SDF文件添加進出。如下圖：
記住Apply to Region這一項要寫好。它對應的是你的tb文件（就是測試文件）調用的頂層模塊名。（不是頂層模塊名！！）比如你的測試文件是text，例化頂層模塊top為i_top,那你應該這樣填：text/i_top或者/text/i_top。如果是第一種模擬，此步可以省略。
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第四步：添加library。
我們創建的那三個庫終於派上用場了！我們要添加的就是這3個。選擇library項，添加這3個庫。你的庫建在哪裡，就去哪裡找！這個也不用說了吧！如下圖：
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第五步：選擇要模擬的模塊。
你先不要急，看清楚再選。（有些朋友性子急，駕輕就熟就選了）
我們要選的模擬模塊可不止一個，如下圖，用CTRL鍵實現！！選了之後點0k！！
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第六步：進行後模擬！
完成上一步後，project框如下圖所示，雙擊Simulation 1，modelsim就進入模擬了，是不是很方便！
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第七步：做你該做的！
E. 為什麼用modelsim編譯Xilinx庫時總是出錯
軟體關聯的問題，你要將ISE文件夾中modelsim.ini文件中library以下（除others這一行）內容復制到modesim文件夾中modelsim.ini文件相同位置，注意modelsim.ini屬性只讀前的勾選去掉。如果還不懂，去網路搜ISE與modelsim關聯。我的ISE10.1就是這樣與modelsim6.5b關聯上的，調用DDS都不報錯
F. 如何在modelsim中編譯xilinx的庫文件
將Modelsim根目錄下的modelsim.ini的屬性由只讀改為可寫。
新建一個文件夾，比如library（為敘述方便，把它放在modelsim的根目錄下）。D:/modelsim/library.
啟動Modelsim,選擇[File]/[chang
Directory],選擇D:/modelsim/library.
選擇[File]/[New]/[library]命令，彈出[Creat a New
library],在[lihrary
Name]中輸入「simprims_ver」,同時下一欄也自動輸入「simprims_ver」，單擊OK。
在主窗口中選擇[compile]/[Compile]命令，彈出[compile Source
Files],在[Library]的下拉列表中選擇「simprims_ver」在[查找范圍]中選中[Xilinx/veriog/src/simprims]目錄下的全部文件，單擊complie進行編譯。(這時可能會花你一些時間,耐心等待編譯完畢)用同樣的方法將unisims和Xilinxcorelib三個模擬庫進行編譯。
這時在D:/modelsim/library 下就有以上三個模擬庫。
7．總結步驟為a：建立庫的放置路徑b：對庫進行編譯c：對庫進行映射。最後重新啟動Modelsim可以在列表中看到建立的三個庫。
那麼這個辦法明顯是比較麻煩的。其實我們可以這樣做;
首先將modelsim.ini文件只讀模式去掉，存檔前面打對勾。
在您安裝ise的目錄下，進入到bin\nt目錄下，例如e:\ise6\bin\nt，確認有compxlib這個程序
在cmd中運行compxlib -s mti_se -f all -l all -o
e:\modeltech_6.0\xilinx_libs就可以了，e:\modeltech_6.0是我安裝modelsim的目錄，您可以作相應的更改。參數也可以按照您的要求作相應的更改。
這樣就可以了。
需要注意的是，千萬記住ise和modelsim的安裝目錄都不要出現空格，最好是直接安裝在根目錄下。
具體單獨用modelsim進行behavioral
model的方法是，打開modelsim，把你的代碼和模擬代碼文件加入，別忘了加入glbl.v文件。在哪裡？自己找吧。然後編譯，work庫這些設置好後，命令行（modelsim里的）輸入
vsim -L Xilinxcorelib_ver -L unisims_ver -L simprims_ver -libwork$yourtestname glbl就可以了
我自己發現的更簡便的編譯方法，bin\nt
文件夾下有一個compxlibgui.exe程序，直接運行，後邊的步驟很傻瓜，試試就明白了：）
G. xilinx ise編譯時出現的error
是scl這個信號出現了多個驅動的原因，你看看是不是在兩個always快裡面對scl進行賦值了呢.
H. Xilinx文件打開需要編譯
一個topmole文件把子文件給串聯起來，格式如下：
top mule：
------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo_3 is --3輸入或門
port(a,b,c:in std_logic;
d:out std_logic);
end entity;
architecture art of huo_3 is
component huo is --對應將2輸入或門的實體寫進去，port裡面一個字母都不能差
port(a,b:in std_logic;
c:out std_logic);
end component;
signal ab:std_logic;
begin
u1:huo port map(a=>a,b=>b,c=>ab); --對應將兩個模塊的埠連接起來，
u2:huo port map(a=>ab,b=>c,c=>d);
end art;
--------------------------------
子模塊：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo is
port(a,b:in std_logic;
c:out std_logic);
end entity;
architecture art of huo is
begin
c<=a or b;
end art;