⑴ ISE編譯時間太長，怎麼辦
寫好項目，文件之後，在左側的Sources 點擊主文件，下框自動顯示Processes，請點擊Implement Design的 「+」 , 再右擊 Implement Design, 選擇 Run, Rerun 或者 Run All 即可！(參考版本Ise-V10.1)
⑵ ISE和Modelsim編譯模擬庫的時候 到12%左右就出現這些問題了，下邊還有好多類是的問題，煩死了！求助啊！
project載入有問題，似乎還有語法問題，可以現在modelsim中編譯檢查，成功之後再從xilinx ise中調用modelsim進行模擬
⑶ ISE編譯一個FPGA工程，place amp;route 這一步特別慢怎麼辦
點擊你的工程的頂層文件，右鍵勾選smart guide
⑷ Xilinx ISE 編譯時,place & route 很慢.
個人看法，有兩種可能：
1. 你的工程佔用資源較多，隨著資源的消耗，如果工程很大，ISE需要反復將之前布線好的部分進行優化，以騰出空間給後面的邏輯，所以越到後來布通所花費的時間就越長；
2. 你的約束中有較為苛刻或是不合理的時序約束，ISE需要花大量的優化計算去滿足你的約束。
歡迎討論。
⑸ 如何提高ISE的編譯速度
如果你的cpu夠強你應該學會如何利用好它來加速你的代碼編譯速度，那麼你怎麼才能夠最大限度讓你的cpu發燒呢？
下面是一個對比：
比如我的cpu是i7 3770k，
編譯cocos2d-x的libcocos2d工程：
不優化：
1>Time Elapsed 00:01:35.25
優化後：
1>Time Elapsed 00:00:21.66
效果顯著！！！
參考網頁：
Visual Studio 2010中C++並行構建調優(1)
http://developer.51cto.com/art/201003/189235.htm
1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch
解決辦法是：
Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)
Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)
一些含義和拓展資料：
Enable minimal rebuild
通過保存關聯信息到.IDB文件，使編譯器只對最新類定義改動過的源文件進行重編譯，提高編譯速度
Enable Incremental Compilation
同樣通過.IDB文件保存的信息，只重編譯最新改動過的函數
/MP (Build with Multiple Processes)
http://msdn.microsoft.com/en-us/library/bb385193.aspx
/Gm (Enable Minimal Rebuild)
http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx
⑹ 如何編譯xilinx模擬庫
首先介紹一下Xilinx幾個主要的模擬庫（路徑：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夾：Library of Unified component simulation models。僅用來做功能模擬，包括了Xilinx公司全部的標准元件。每個元件使用一個獨立的文件，這樣是為了方便一些特殊的編譯向導指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。僅用來做功能模擬，包括了使用Xilinx Core Generator工具產生的IP模擬模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用來做時序模擬或者門級功能模擬。
SmartModel：用來模擬非常復雜的一些FPGA設計，其中用到了Power PC或者RocketIO等。
我們一般只用其中的三個庫：simprims，unisims，xilinxcorelib。
編譯Xilinx模擬庫有多種方法，比如，可以在ISE軟體中編譯xilinx模擬庫，這樣在ISE調用Modelsim進行模擬了。但是利用ISE調用Modelsim模擬雖然操作方便，但是每次模擬前都要先進行綜合，這樣會很費時間，如果單獨用Modelsim進行模擬，則可以不用進行綜合而直接進行功能模擬。不進行綜合就模擬的結果是可能本來的設計就是不可綜合的。但是只要按照可綜合的代碼風格進行設計一般不會出現這中問題。這樣做的好處是節省了綜合需要耗費的時間，所以下面主要介紹直接利用Modelsim編譯Xilinx庫，並進行模擬的流程。
Step1：在Modelsim的安裝路徑下建立一個文件夾，用來存儲編譯後的庫文件。
Step2：打開Modelsim，更改路徑為xilinx_lib
Step3：新建一個庫，命名為xilinx_unisims，用來存放unisims庫編譯後的文件。
Step4：將unisims庫文件編譯到xilinx_unisims庫中。選擇Compile
在Library選擇剛創建的xilinx_unsims庫，查找范圍為D:\Xilinx\11.1\ISE\verilog\src\unisims，然後全選所有文件，點擊右下角Compile進行編譯
編譯完成後可以看到unisims庫的文件都被編譯到xilinx_unsims庫中去了。
Step5：按照Step4的方法創建xilinx_corelib和xilinx_simprims兩個庫，分別將XilinxCoreLib和simprims文件夾的文件編譯到這兩個庫中去。編譯完成後可以看到Library中多出了剛才創建的三個庫。
Step6：在安裝目錄下找到modelsim.ini文件，關掉它的只讀屬性，並添加以下三個語句，將這三個庫添加到默認庫文件中去。
添加完成後，保存，並把modelsim.ini改為只讀。
這樣以後再次打開Modelsim以後就可以看到Library中多出了剛才創建的三個庫。
⑺ ise編譯完成生成沒成功
系統bug。ise編譯是一款編寫代碼軟握叢件，該軟體在編譯完成後出現沒成功提示，是系旦皮岩統bug的原因，只需要模御將該軟體關閉後重新打開即可。
⑻ ISE編譯一個FPGA工程，place amp;route 這一步特別慢怎麼辦
是否資源用得比較滿？如果這樣的話則必然慢。加快速度可以通過換好的主機以及增加主機的內存來實現。