① vcs怎么编译产生随机激励的systemverilog语句
pspice，可以对众多元器件构成的电路进行仿真分析，这些元器件以符号、模型和封装三种形式分别存放在扩展名为slb、lib和plb三种类型的库文件中。*.slb库中的元器件符号用于绘制电路图；*.lib库中的元器件模型用于电路仿真分析；*.plb库中的元器件封装形式用于绘制印刷电路板的版图
Protel包含了电原理图绘制、模拟电路与数字电路混合信号仿真、多层印制电路板设计（包含印制电路板自动布线）、可编程逻辑器件设计、图表生成、电子表格生成、支持宏操作等功能，并具有Client/Server （客户/服务器）体系结构，同时还兼容一些其它设计软件的文件格式，如ORCAD，PSPICE，EXCEL等,亦可做PCB板，
Proteus(海神)的ISIS是一款Labcenter出品的电路分析实物仿真系统,可仿真各种电路和IC,并支持单片机,元件库齐全,使用方便
高频仿真是MATLAB
② 有没有什么软件运行systemverilog
硬件描述语言要在软件上进行仿真的，ise和quartus都可以进行简单的仿真。
③ 谁能帮忙在QuestaSim和ModelSim仿真一下systemverilog for verf
能帮忙在QuestaSim和ModelSim仿真一下systemverilog for verf
1，ModelSim可以直接编译和添加Xilinx的库，目前的ise中（在开始菜单xilinx工具下找吧）直接有使用ModelSim编译库的工具。完成库的编译之后，就是添加库到ModelSim的仿真环境中，修改modelsim安装目录下的modelsim.ini，这样就完成了库的添加，在仿真时，仅需要填加生成ip的.v文件。
2，tb自己编写是最好，xilinx 有些ip是有部分的tb的，但是这些tb仅仅是帮助你了解ip的使用，不具有实用价值，比如mac ddr等
这里附上我N年前编译仿真库的笔记，那个时候ModelSim和ise的版本都是很早的版本，不过原理还是一样的
先得把modelsim.ini改为可写
在命令行模式下运行：
"compxlib -s mti_se -l all -f all -p D:\Modeltech_6.1c\win32"
编译好的库放在：
D:\Xilinx\10.1\ISE\vhdl\mti_se
D:\Xilinx\10.1\ISE\verilog\mti_se
编译好之后，modelsim.ini 增加下面内容
④ systemverilog 和verilog有什么区别
systemverilog 其实就是 verilog 一个更新的版本， 发布于21世纪初。 其中增加了一些新的语句，特点。
systemverilog 可以直接写RTL代码， 如果代码里都是组合逻辑的话(always_comb), 就是可综合的
⑤ 支持uvm/ovm，systemverilog的软件有哪些
Cadence 的Ncverilog，S家的VCS，Mentor的部分仿真工具都支持的。这都是比较主流的验证方法学，基本现在大部分EDA仿真软件都支持。
⑥ system verilog和verilog区别
system verilog可以看做是verilog一个升级版本，但是主要是验证相关的升级。具体来说只要是下面几点：
1. 过程语句
相比于Verilog，SV从C中继承了一些方便的语法。
2.任务和函数，在SV中的fork—join_none线程中，函数可以调用任务，只有这时可以。
3. 局部数据存储 automatic
动态存储方式是指在程序运行期间根据需要进行动态的分配存储空间的方式，包括堆区、栈区。
静态存储方式是指在程序编译期间分配固定的存储空间的方式。
4. 时间、精度
可以在每个模块中指明时间参数。
⑦ systemverilog应该用什么软件编译vcs还是modelsim
很多软件都可以编译，vcs和quartus都可以，ise没试过。modelsim只是查看波形的工具
⑧ 大家都用什么verilog代码编辑器
on处； 大家都用哪种工具编辑代码，如果能综合notepad和sourceinsight两个的优点就好了
spacecheung (2016-3-15 20:06:19)
用UE，习惯了
k331922164 (2016-3-15 21:48:02)
Sublime
crax4ever (2016-3-15 23:32:00)
VIM XEMACS Sublime
iidestiny (2016-3-16 15:35:02)
UE 可以实现你的需求 1. 不理解你要的高亮和区分是什么意思。 2. 基本设置就可以，语法高亮文件写好了就可以做到 3. 要写脚本支持，估计还需要工程化管理所涉及到的代码文件。
LostArthur (2016-3-16 22:23:45)
UltraEdit
⑨ 请问关于system verilog编译的问题
Systemverilog support (in Modelsim) began in version 6.1. Each new release since 6.1 has fixed bugs and added more Systemverilog features.
As of 6.2b, Modelsim supports most of Systemverilog's "design" features, and a great deal of verification features, but not everything.
Also, to use classes, assertions, and random variables, you must buy the "Questa" license feature -- this is not included in the base Modelsim license!
Hint: download the Modelsim 6.2g PE Student Edition from Modelsim's website. The included readme (sysvlog.txt) gives a precise (Systemverilog) feature-list.