vhdl编译跟仿真

① 请问写好一个VHDL程序后，怎么样一步步到仿真

写好后存盘 一 将设计项目设置成工程文件（PROJECT） 为了对输入的设计项目进行各项处理，必须将设计文件，设置成Project。如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。如果要对其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成Projcet。即需要对哪个设计项目进行编译、仿真等操作时，就设定哪个项目为工程。 将设计项目（如h_adder.gdf）设定为工程文件，有两个途径： 1、执行菜单File  Project  Set Project to Current File，即将当前设计文件设置成Project。选择此项后可以看到菜单上面的标题栏显示出所设文件的路径。(前一部分是目前编译器所指向的工程文件名称)。这点特别重要，此后的设计应该特别关注此路径的指向是否正确！如果已经指向待编译的文件，就不必再次设置为工程。 2、如果设计文件未打开，执行菜单File  Project  Name，然后在跳出的Project Name窗中找到文件夹及文件名，此时即选定此文件为本次设计的工程文件了。 步骤4：选择目标器件并编译 在对文件编译前必须选定最后实现本设计项目的目标器件，执行菜单AssignDevice，弹出Device窗口。此窗口的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列、EPF10K10对应的是FLEX10K、EP1K30对应的是ACEXlK系列等。为了选择EPF10K10LC84-4器件，应将此栏下方标有Show only Fastest Speed Grades的勾消去，以便显示出所有速度级别的器件。完成器件选择后，按OK键。 启动编译器。首先选择左上角菜单的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler，此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。如图5所示。 点击Start，开始编译！如果发现有错，一般情况下，会告诉用户错误的位置和情况，双击编译信息（Messages －Compiler）窗错误信息条，会直接跳到错误位置，排除错误后再次编译。 说明：错误位置是用元件左下部的浅色数字显示的，该数字是用户在Enter Symbol的时候自动顺序编号的。 图5 编译窗口 图5编译窗各功能项目块含义如下： • Compiler Netlist Extractor ：编译器网表文件提取器，该功能块将输入的原理图文件或HDL文本文件转化成网表文件并检查其中可能的错误。该模块还负责连接顶层设计中的多层次设计文件；此外还包含一个内置的，用于接受外部标准网表文件的阅读器。 • Database Builder ：基本编译文件建立器，该功能块将含有任何层次的设计网表文件转化成一个单一层次的网表文件，以便进行逻辑综合。 • Logic Synthesizer ：逻辑综合器，对设计项目进行逻辑化简、逻辑优化和检查逻辑错误。综合后输出的网表文件表达了设计项目中底层逻辑元件最基本的连接方式和逻辑关系。逻辑综合器的工作方式和优化方案可以通过一些选项来实现。 • Partitioner ：逻辑分割器，如果选定的目标器件逻辑资源过小，而设计项目较大，该分割器则自动将设计项目进行分割，使得它们能够实现在多个选定的器件中。 • Fitter ：适配器，适配器也称结构综合器或布线布局器。它将逻辑综合所得的网表文件，即底层逻辑元件的基本连接关系，在选定的目标器件中具体实现。对于布线布局的策略和优化方式也可以通过设置一些选项来改变和实现。 • Timing SNF Extractor ：时序仿真网表文件提取器，该功能块从适配器输出的文件中提取时序仿真网表文件，留待对设计项目进行仿真测试用。对于大的设计项目一般先进行功能仿真，方法是在Compiler窗口下选择Processing项中的Functional S

② VHDL顶层程序设计模块如何仿真，

直接编译 就会生成仿真文件！ 再仿真就是整体仿真 不过要确保你的顶层文件名和实体名一致哦！

③ quartus VHDL仿真

编译通过后，新建“vector waveform file”,在插入输入输出等待测信号，设置输入信号号，开始仿真
单位时间(t)里完成的功(W)，叫功率。计算公式：。

④ VHDL仿真用什么软件好

可以使用MAXPLUS II软件进行编译仿真（简单易上手），不过它只能仿真本身程序的时序功能。如果想附带外接电路或者单片机的话，modelsim软件也是不错的选择。希望能够采纳。

⑤ 在一个VHDL文件中，包含多个实体，那么该怎样进行编译呢还有怎样进行仿真仿真时怎样把所有的输出放到

多个是实体的话可以一个个的编译，没有问题了，再同总的结构图把每个实体都联系起来，再全部一起编译。
仿真的话也是可以单个实体先一一进行，成功后才合在一起，具体的仿真步骤有点多，自己找找有关的资料吧~

⑥ 如何在tina中对vhdl程序进行仿真

写好后存盘 一 将设计项目设置成工程文件（PROJECT） 为了对输入的设计项目进行各项处理，必须将设计文件，设置成Project。如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。如果要对其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成Projcet。即需要对哪个设计项目进行编译、仿真等操作时，就设定哪个项目为工程。 将设计项目（如h_adder.gdf）设定为工程文件，有两个途径： 1、执行菜单File  Project  Set Project to Current File，即将当前设计文件设置成Project。选择此项后可以看到菜单上面的标题栏显示出所设文件的路径。(前一部分是目前编译器所指向的工程文件名称)。这点特别重要，此后的设计应该特别关注此路径的指向是否正确！如果已经指向待编译的文件，就不必再次设置为工程。 2、如果设计文件未打开，执行菜单File  Project  Name，然后在跳出的Project Name窗中找到文件夹及文件名，此时即选定此文件为本次设计的工程文件了。 步骤4：选择目标器件并编译 在对文件编译前必须选定最后实现本设计项目的目标器件，执行菜单AssignDevice，弹出Device窗口。此窗口的Device...

⑦ 如何编译NC-Sim的VHDL以及Verilog仿真库

要解决这一问题，需要执行下列步骤。
编译Verilog HDL库
将输出目录中的cds.lib文件复制到其它位置
在编译Verilog HDL库的输出目录中编译VHDL库
编辑刚刚生成的cds.lib文件，并添加第一个cds.lib文件的内容，除了以下面语句开始的第一行
include ${CDS_INST_DIR} ...

这一问题计划在Quartus II的更新版本中解决。

⑧ 请学长帮助：全加器的VHDL描述和仿真（quartus II）

程序本身没有错，主要是仿真时候你设置的时钟是10纳秒级别的 ，图中的情况是正常的延时 和 毛刺的出现所致，楼主可以 参考 组合电路的竞争与冒险的解决办法，比较简单的就是加时钟同步，还有程序中没有必要定义signal x,y,这么简单的逻辑关系直接写就行，还有最好把语句放在process中。

⑨ 在quartus ii怎么进行 VHDL仿真

仿真分功能仿真和时序仿真,
一两种仿真都需要在编译源*.vhd,程序后,新建一个与源程序同名的,
二在*.vwf文件中,由Insert Node or bus 进入,导入全部I/O.
三在主菜单里的Tools-----Simulator Tool 进入,弹出对话框, 有Simulation Mode 和Simulation Input 两个在上面的对话框,
①选择仿真为 Functional ,则右边的Generate Functional Simulation Netlist 字体变黑,先点击,生成Netlist,再点 START进行仿真
②选择时序仿真Timing ,则右边按钮为灰色,无法点击,可直接进行时序仿真,而不用先生成Netlist.

⑩ VHDL语言编写的程序可以通过编译。可是仿真的输出总是0.谁可以摊点我一下。

else
shuchu:=shuchu+chenshu_a;
beichenshu_b(6 downto 0):=beichenshu_b(7 downto 1);
beichenshu_b(7):='0';
chenshu_a(7 downto 1):=chenshu_a(6 downto 0);
chenshu_a(0):='0';
把 shuchu:=shuchu+chenshu_a;这一句删除试试

但 是你的算法还是有问题，chenshu_a是应该左移，但它的位数要扩展而不是原来 的8位，你的写法将chenshu_a的最高位丢掉了，会造成结果完全不对
个人看法而已，没有试过，我这里没有那个软件