1. 选出下列每组中含有相同的元音音素的选项1.a.zsc b.uvm c.hbk d.ahk
1.D / ju:/
2.C / ei/
3.A / i:/
4.C /e/
5.A / e/
2. vcs编译UVM库，出错，怎么办
我用vcs2011.03跑uvm-1.1没问题的;
试试make -f Makefile.vcs执行makefile.vcs;
3. uvm源码可以修改吗
uvm源码可以修改。
源码指编写的最原始程序的代码。
用户平时使用软件时就是程序把“源码”翻译成我们可直观的形式表现出来供用户使用的。任何一个网站页面，换成源码就是一堆按一定格式书写的文字和符号。源码主要功用：
1、生成目标代码，即计算机可以识别的代码。
2、对软件进行说明，即对软件的编写进行说明。为数不少的初学者，甚至少数有经验的程序员都忽视软件说明的编写，因为这部分虽然不会在生成的程序中直接显示，也不参与编译。
4. 如何用UVM搭建最简单的验证环境
组件分两类
1）uvm_component,在仿真过程中可以认为是静态的
2) 动态的，uvm_sequence,你要理解uvm_sequence最终是怎么将uvm_sequence_item通过uvm_sequencer发送到uvm_driver,然后response又是怎么回到uvm_sequence里面的
3)RAL，这部分的话你知道怎么调用就可以了，比如为什么需要reg2bus和bus2reg
4) TLM,知道analysis_fifo,port,export什么意思，怎么连
5) resource db的话看看uvm_config_db,知道怎么在不同的地方传递
6) phasing,知道哪几个phase,然后phase之间如何同步
5. verilog 和uvm的区别
使用到系统函数时,在vcs编译的时候一定要添加-I或者-RI. 其中-R自动运行并且生成vcd+文件 --------------------------------------------------------------- 注意区别的两个方面: 1. –R –I 不同于-RI -R –I是编译成VirSim的可执行文件而且马上运行仿真, -RI是编译成VirSim的可执行文件并且调用VirSim. 2. –R –PP 不同于-RPP -R –PP是编译成VirSim的可执行文件并且在运行的时候加快输出VCD+文件 -RPP是在存在VCD+的条件下调用VirSim进行post processing的调试. 门级仿真需要反标SDF文件,可以在testbench中添加$sdf_annotate系统函数.并且在编译的时候注意要使用standcell的仿真库.
6. 为什么modelsim10.2里有UVM的库，但HELLO
打开modelsim，切换工作目录但hello_world.sv所在的目录，新建一个project，然后将hello_world.sv添加进去...然后输入下面命令编译该文件：vlog +incdir+C:/modeltech_10.0d/verilog_src/uvm-1.1d/src -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF H:/modelsim-project/hello_world.sv
这里我用的都是绝对路径，如果用32位的操作系统的，配置好环境变量后就可以用$VUM_HOME等替代了
7. 在java中uvm是什么
Java语言局限性及其解决对策 2.1 执行速度慢 事实上，Java比C语言写的程序执行起来慢很多。执行慢的原因主要是在主机操作系统上加了虚拟机层，比本地编译码慢。 解决的方法主要有： (1)“及时(Just in Time, JIT)编译器”