A. xilinx ISE编译出错 out of date
先减少代码。直到不出现错误，然后增加代码，直到出现错误。先定位。
B. 如何编译xilinx仿真库
首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夹：Library of Unified component simulation models。仅用来做功能仿真，包括了Xilinx公司全部的标准元件。每个元件使用一个独立的文件，这样是为了方便一些特殊的编译向导指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。仅用来做功能仿真，包括了使用Xilinx Core Generator工具产生的IP仿真模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用来做时序仿真或者门级功能仿真。
SmartModel：用来模拟非常复杂的一些FPGA设计，其中用到了Power PC或者RocketIO等。
我们一般只用其中的三个库：simprims，unisims，xilinxcorelib。
编译Xilinx仿真库有多种方法，比如，可以在ISE软件中编译xilinx仿真库，这样在ISE调用Modelsim进行仿真了。但是利用ISE调用Modelsim仿真虽然操作方便，但是每次仿真前都要先进行综合，这样会很费时间，如果单独用Modelsim进行仿真，则可以不用进行综合而直接进行功能仿真。不进行综合就仿真的结果是可能本来的设计就是不可综合的。但是只要按照可综合的代码风格进行设计一般不会出现这中问题。这样做的好处是节省了综合需要耗费的时间，所以下面主要介绍直接利用Modelsim编译Xilinx库，并进行仿真的流程。
Step1：在Modelsim的安装路径下建立一个文件夹，用来存储编译后的库文件。
Step2：打开Modelsim，更改路径为xilinx_lib
Step3：新建一个库，命名为xilinx_unisims，用来存放unisims库编译后的文件。
Step4：将unisims库文件编译到xilinx_unisims库中。选择Compile
在Library选择刚创建的xilinx_unsims库，查找范围为D:\Xilinx\11.1\ISE\verilog\src\unisims，然后全选所有文件，点击右下角Compile进行编译
编译完成后可以看到unisims库的文件都被编译到xilinx_unsims库中去了。
Step5：按照Step4的方法创建xilinx_corelib和xilinx_simprims两个库，分别将XilinxCoreLib和simprims文件夹的文件编译到这两个库中去。编译完成后可以看到Library中多出了刚才创建的三个库。
Step6：在安装目录下找到modelsim.ini文件，关掉它的只读属性，并添加以下三个语句，将这三个库添加到默认库文件中去。
添加完成后，保存，并把modelsim.ini改为只读。
这样以后再次打开Modelsim以后就可以看到Library中多出了刚才创建的三个库。
C. xilinx ISE 的verilog 编译时出现的错误，请大神解释一下这些错误是什么意思
第一个错误 模块例化的时候需要给定一个名字—— 模块名 例化名 都要有
第二个是没有找到对应的模块
D. 如何用ModelSim se完全编译Xilinx库文件
Modlesim 仿真库的建立：
将Modelsim根目录下的modelsim.ini的属性由只读改为可写。
新建一个文件夹，比如library（为叙述方便，把它放在modelsim的根目录下）。D:/modelsim/library.
启动Modelsim,选择[File]/[chang Directory],选择D:/modelsim/library.
选择[File]/[New]/[library]命令，弹出[Creat a New library],在[lihrary Name]中输入“simprims_ver”,同时下一栏也自动输入“simprims_ver”，单击OK。
在主窗口中选择[compile]/[Compile]命令，弹出[compile Source Files],在[Library]的下拉列表中选择“simprims_ver”在[查找范围]中选中[Xilinx/veriog/src/simprims]目录下的全部文件，单击complie进行编译。(这时可能会花你一些时间,耐心等待编译完毕)用同样的方法将unisims和Xilinxcorelib三个仿真库进行编译。
这时在D:/modelsim/library 下就有以上三个仿真库。
7．总结步骤为a：建立库的放置路径b：对库进行编译c：对库进行映射。最后重新启动Modelsim可以在列表中看到建立的三个库。
那么这个办法明显是比较麻烦的。其实我们可以这样做;
首先将modelsim.ini文件只读模式去掉，存档前面打对勾。
在您安装ise的目录下，进入到bin\nt目录下，例如e:\ise6\bin\nt，确认有compxlib这个程序
在cmd中运行compxlib -s mti_se -f all -l all -o e:\modeltech_6.0\xilinx_libs就可以了，e:\modeltech_6.0是我安装modelsim的目录，您可以作相应的更改。参数也可以按照您的要求作相应的更改。
这样就可以了。
需要注意的是，千万记住ise和modelsim的安装目录都不要出现空格，最好是直接安装在根目录下
modelsim下编译xilinx库的方法
这几天，建库的问题比较多，写一个建库的方法。
所用软件：ISE7.1i+ModelsimSE6.0
语言：VHDL
首先安装软件。注意：ISE,Modelsim的安装路径不能含有空格。
另外，Modelsim的安装路径可设为“$:/modelsim”，其中$为盘符，不要使用默认的安装路径。
将Modelsim根目录下的modelsim.ini文件的只读属性去掉。
在modelsim的命令窗口中输入命令“compxlib -s mti_se -arch all -l vhdl -w -lib all”，按回车键即可。
编译完成后，将Modelsim根目录下的modelsim.ini文件的属性设置为只读。
关于“compxlib”命令各项参数的含义，请在modelsim的命令窗口中输入“compxlib -help”查询
把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改modelsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下：
[Library]
std = $MODEL_TECH/../std
ieee = $MODEL_TECH/../ieee
verilog = $MODEL_TECH/../verilog
vital2000 = $MODEL_TECH/../vital2000
std_developerskit = $MODEL_TECH/../std_developerskit
synopsys = $MODEL_TECH/../synopsys
modelsim_lib = $MODEL_TECH/../modelsim_lib
simprim_ver = G:/EDA/Xilinx/simprim_ver（库的路径，以下同）
unisim_ver = G:/EDA/Xilinx/unisim_ver
xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver
注意的是，这个文件是只读属性。修改之前要把这个属性去掉。
第六步：关掉工程，重启modelsim。查看这3个库是否在library框里面。
二、 在ISE环境下，调用synplify，生成后仿真所需要的文件。
之所以要在ISE环境下调用synplify，主要是因为方便！我也尝试过在synplify环境下综合设计文件，然后在ISE里编译synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比较好的，感觉跟用ISE直接综合一样。不过有一个缺点是看不了RTL原理图。你可以在synplify中打开ISE生成的synplify工程文件，解决在ISE中不方便查看synplify综合结果的问题。现在，就要开始第二个大步骤了！
第一步：创建ISE工程文件。选择好器件。注意Design Flow中一定要选择Synplify Pro Verilog。
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第二步：综合设计文件，也就是verilog文件。
双击下图中的按钮，ISE就会自动调用synplify。（如果没有的话，那可能是你的系统环境变量没有设置好）。此时会弹出一个对话框，要你选择synplify的liscense。（这步本来不用说的。如果没有对话框弹出来的话，也不要紧）随便选择一个，就等结果了。
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第三步：生成后仿真需要的文件。
如下图，我们可以看到在Implement Design中有三个大分支，这对应着三种仿真。按你的需要按下相应的图标，生成modelsim后仿真所需要的文件，下面对生成的文件和生成这些文件的图标进行说明。
图标 生成文件
Generate Post-Translate Simulation Model xxx_translate.v
Generate Post-Map Simulation Model xxx_map.v，xxx_map.sdf
Generate Post-Place&Route Simulation Model xxx_timsim.v，xxx_timsim.sdf
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在这3种仿真中，只有第一种没有生成sdf文件。也就是说在modelsim中，只有第一种可以不用把sdf添加到仿真器中（废话！！）。到这时，所有为后仿真所做的准备工作就都完成了。下面就后仿真举例。我们要进行的是Place&Route Simulation！所以按下图标，生成为下一步的工作所需要的文件吧。
三、用modelsim进行后仿真。
在开始这一步之前，建议为你的设计新建一个文件夹。当然你也可以不这样做，不过对于所造成的麻烦，本人不负责！
后仿真总共需要3个*.v文件。一个是你的模块的测试文件，一个是ISE生成的xxx_timsim.v（注意，我们要更改这个文件的文件名，改为xxx.v，也就是你的顶层模块名了。这也是我要求新建文件夹的原因了，重名这件事比尔.盖茨是不答应的）。另一个是glbl.v文件。这个文件在Xilinx安装盘:\Xilinx\verilog\src下。VHDL不需要第3个文件。复制这3个文件到新建的文件夹下，开始我们的第一步工作。
第O步：为xxx_timsim.v改名！！！
第一步：新建工程，把3个文件添加到这个工程里。（大家都这么熟了，不用教了吧）
第二步：在project框里按右键—》add to project –》adding simulation configuration，如下图：
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第三步：在弹出的对话框里，选择SDF项。把ISE生成的SDF文件添加进出。如下图：
记住Apply to Region这一项要写好。它对应的是你的tb文件（就是测试文件）调用的顶层模块名。（不是顶层模块名！！）比如你的测试文件是text，例化顶层模块top为i_top,那你应该这样填：text/i_top或者/text/i_top。如果是第一种仿真，此步可以省略。
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第四步：添加library。
我们创建的那三个库终于派上用场了！我们要添加的就是这3个。选择library项，添加这3个库。你的库建在哪里，就去哪里找！这个也不用说了吧！如下图：
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第五步：选择要仿真的模块。
你先不要急，看清楚再选。（有些朋友性子急，驾轻就熟就选了）
我们要选的仿真模块可不止一个，如下图，用CTRL键实现！！选了之后点0k！！
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第六步：进行后仿真！
完成上一步后，project框如下图所示，双击Simulation 1，modelsim就进入仿真了，是不是很方便！
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第七步：做你该做的！
E. 为什么用modelsim编译Xilinx库时总是出错
软件关联的问题，你要将ISE文件夹中modelsim.ini文件中library以下（除others这一行）内容复制到modesim文件夹中modelsim.ini文件相同位置，注意modelsim.ini属性只读前的勾选去掉。如果还不懂，去网络搜ISE与modelsim关联。我的ISE10.1就是这样与modelsim6.5b关联上的，调用DDS都不报错
F. 如何在modelsim中编译xilinx的库文件
将Modelsim根目录下的modelsim.ini的属性由只读改为可写。
新建一个文件夹，比如library（为叙述方便，把它放在modelsim的根目录下）。D:/modelsim/library.
启动Modelsim,选择[File]/[chang
Directory],选择D:/modelsim/library.
选择[File]/[New]/[library]命令，弹出[Creat a New
library],在[lihrary
Name]中输入“simprims_ver”,同时下一栏也自动输入“simprims_ver”，单击OK。
在主窗口中选择[compile]/[Compile]命令，弹出[compile Source
Files],在[Library]的下拉列表中选择“simprims_ver”在[查找范围]中选中[Xilinx/veriog/src/simprims]目录下的全部文件，单击complie进行编译。(这时可能会花你一些时间,耐心等待编译完毕)用同样的方法将unisims和Xilinxcorelib三个仿真库进行编译。
这时在D:/modelsim/library 下就有以上三个仿真库。
7．总结步骤为a：建立库的放置路径b：对库进行编译c：对库进行映射。最后重新启动Modelsim可以在列表中看到建立的三个库。
那么这个办法明显是比较麻烦的。其实我们可以这样做;
首先将modelsim.ini文件只读模式去掉，存档前面打对勾。
在您安装ise的目录下，进入到bin\nt目录下，例如e:\ise6\bin\nt，确认有compxlib这个程序
在cmd中运行compxlib -s mti_se -f all -l all -o
e:\modeltech_6.0\xilinx_libs就可以了，e:\modeltech_6.0是我安装modelsim的目录，您可以作相应的更改。参数也可以按照您的要求作相应的更改。
这样就可以了。
需要注意的是，千万记住ise和modelsim的安装目录都不要出现空格，最好是直接安装在根目录下。
具体单独用modelsim进行behavioral
model的方法是，打开modelsim，把你的代码和仿真代码文件加入，别忘了加入glbl.v文件。在哪里？自己找吧。然后编译，work库这些设置好后，命令行（modelsim里的）输入
vsim -L Xilinxcorelib_ver -L unisims_ver -L simprims_ver -libwork$yourtestname glbl就可以了
我自己发现的更简便的编译方法，bin\nt
文件夹下有一个compxlibgui.exe程序，直接运行，后边的步骤很傻瓜，试试就明白了：）
G. xilinx ise编译时出现的error
是scl这个信号出现了多个驱动的原因，你看看是不是在两个always快里面对scl进行赋值了呢.
H. Xilinx文件打开需要编译
一个topmole文件把子文件给串联起来，格式如下：
top mule：
------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo_3 is --3输入或门
port(a,b,c:in std_logic;
d:out std_logic);
end entity;
architecture art of huo_3 is
component huo is --对应将2输入或门的实体写进去，port里面一个字母都不能差
port(a,b:in std_logic;
c:out std_logic);
end component;
signal ab:std_logic;
begin
u1:huo port map(a=>a,b=>b,c=>ab); --对应将两个模块的端口连接起来，
u2:huo port map(a=>ab,b=>c,c=>d);
end art;
--------------------------------
子模块：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo is
port(a,b:in std_logic;
c:out std_logic);
end entity;
architecture art of huo is
begin
c<=a or b;
end art;