給編譯起畫畫

A. ipad可以編程嗎，學編程好不好

總體來說還是比較麻煩的，vscode有在線版，但是編程需要調試，調試你需要有一台自己的伺服器。你應該是學生，可以考慮使用騰訊或者阿里的雲伺服器，直接用輕量級就行，然後走vscode remote進行開發，總體來說有些脫褲子放屁的感覺。你真的有這種便攜性，不如買個surface，如果一定喜歡iPad，可以考慮iPad+MacBook Air，總體來說都要比iPad編程要好很多。

編程拼的是，編程環境對寫的代碼的靜態編譯能力，也就是說，編程環境越智能，代碼提示能力越強，佔用內存越大，比如我是c加加程序員，用的vs測試版，一個cpp文件就幾百m的內存。同時開兩個工程的話16g內存都吃緊。所以說，ipad是可以買來順帶學編茄模程的，畢竟看個視頻教程或者文檔還是夠用的。就像我當年買個平板想要上山鍛煉身體的時候寫代碼，結果，這幾年山都沒上，身體也沒鍛煉成。平板就閑置了，每年就定期沖沖電。防止電池壞掉。

另外，說說重量的事情。如果你要做編程，不可能用 iPad 的屏幕鍵盤，一定是要配一個實體鍵盤Magic Keyboard的，那個實體鍵盤還是有相當的重量的，我們家那個 iPad Pro + 鍵盤現在被娃征去上網課+玩 Scratch 去了，我單手拿著也並不輕松。最後，以上觀點並不絕對，初學者在手機上運行貪吃蛇之類的代碼我也有試過，得看本人對於編程的需求在哪裡。

B. 繼續學習編譯原理的意義是什麼

在這里題主問到了一個很深刻的問題：學習編譯原理的意義是什麼呢？這個問題我們也可以換成『學習數學的意義是什麼？』「學習語文的意義是什麼？」「學習英語的意義是什麼？」其實根本問題還是學習的意義是什麼？

因為興趣，比如我們喜歡彈鋼琴，我們就去學了彈鋼琴。我們喜歡畫畫然後我們就一直堅持畫畫到現在。我們喜歡讀英語所有每天都堅持不懈的去讀英語。因為一個原因，也可能是為了生存。你需要一份工作去養活自己，養活家人。那麼在這個競爭無比激烈的時代。你只有不斷地去學習去提升，去讓自己比別人更優秀。

以上就是我的想法，回答的很亂，但還是希望對你有所幫助。

C. vi軟體的快捷鍵(virtuoso軟體快捷鍵)

1. virtuoso軟體快捷鍵
如果自己想設置快捷鍵的話，自己設置.bindkey的快捷鍵然後在.cdsinit中load進去即可在schematic和layout中均有效
2. virtuoso layout快捷鍵
我來自西北工業大學計算機學院微電子學研究所，現在是微電子學研究所的研一學生，專業方向是數字集成電路設計。在研一上學期，初步掌握了數字集成電路後端綜合設計方法，本篇學術素養課程報告主要討論在實現後端流程時的方法、經驗、以及相關的感悟。 一般而言，軟體工程師的需求量和硬體工程師的需求量是10:1，也就是說硬體工程師需求量遠小於軟體工程師，硬體工程師中又分為模擬和數字兩大類，模擬集成電路設計主要包括ADC、DAC、PLL等，數字集成電路設計則更偏向於實現特定功能的晶元，如CPU、GPU、MCU、MPU、DSP等。 事實上，發展到現階段，數字集成電路的設計方法已經在EDA工具的幫助之下十分類似於軟體開發了，典型的數字集成電路開發一般為以下步驟： 1、根據需求，自頂向下設計電路模塊，明確該數字系統需要實現什麼功能，再具體細分到各個功能模塊。此時的設計圖形式一般為模塊框圖，使用visio或其他繪圖軟體實現。這個環節較為鬆散，但十分重要，因為根據需求設計大的模塊和指標時，必須要結合實際情況，否則到後期會經歷無限次返工甚至無法達到預定指標。一般由德高望重，經驗豐富的工程師進行總體設計。 2、定義好各個模塊之後，接下來就是具體實現各個模塊的功能。因為硬體描述語言的存在，我們可以很輕易的通過硬體描述語言來「寫」出模塊的實現方法，在本次實驗中，我使用的是Verilog HDL。具體代碼的復雜程度和模塊的復雜程度有關，我在這次實驗中採用的是「八位格雷碼計數器」電路設計。 3、完成「八位格雷碼計數器」的Verilog代碼後，需要對該設計進行「前模擬」。所謂前模擬，主要是為了驗證代碼是否描述正確，是否真正實現了所規劃的功能。一般使用modelsim軟體進行模擬，模擬成功進入下一階段，不成功則需要返回修改代碼。 4、前模擬成功後，已經有了功能正確的Verilog設計代碼，此時可以將代碼下載到FPGA板上進行驗證（Quartus，JTAG），驗證成功則證明此設計正確無誤。對於某些集成度要求不高且時間非常緊張的數字電路設計項目，可以直接使用FPGA來實現晶元功能。顯然，FPGA這種通用器件是不能滿足高集成、低功耗、專用性高ASIC設計需求的，只能用於較為簡單和粗獷的設計。 5、接下來進入後端流程。這時需要專用的伺服器以及價格高昂的EDA工具支持。這也是為什麼硬體設計入門較難的原因之一，如果一個沒有接觸過軟體編程的有志青年立志做軟體工程，一般一台電腦，一本書就夠了，最多再買個正版編譯器（VS，Eclipse，DW等），但是要做硬體電路設計，一台電腦一本書最多畫畫PCB。要做最核心的部分，必須使用功能強大的伺服器和價格昂貴的EDA工具，因為普通的PC電腦負擔不起「後端綜合」的工作需求。而且大量linux下的復雜操作也會使人望而卻步。 6、准備好後端平台後，就可以將「八位格雷碼計數器」放到平台里，這時馬上需要考慮的問題是使用什麼元件庫以及什麼工藝？因為同樣一個與非門，不同元件庫有不同實現細節，MOS管細節可能都大相徑庭，另外還要考慮工藝，這些工藝的文件來自於相關廠家（TSMC，CSMS等），這也是個人無法做後端的原因之一——因為你幾乎不可能以自己的名義向台積電商量工藝庫文件，畢竟作為一個涉世未深，無錢無術的初學者，你是無法充滿自信的和人數上萬、資金上億的工藝廠簽合同的。經過精心篩選後（更多情況下是沒得選），確定你想使用的工藝。在本次實驗中，我使用的是實驗室學長改良過的元件庫，以及TSMC 0.18um工藝，EDA工具為Cadence IC 614。 7、經過一系列配置之後，「八位格雷碼計數器」已經成為了一個龐大的工程文件，我建議採用TCL腳本文件進行配置。然後就可以進行RTL級綜合。所謂RTL級綜合，實際上是指將Verilog代碼「改寫」為綜合工具（我使用的是Encounter）所能識別的Verilog代碼。通俗的講，這個類似於將「文言文」翻譯為「白話文」，也類似於C語言中的「編譯」，即將高級語言翻譯為匯編代碼。當然，理論上可以直接寫出RTL級代碼，但這就和直接寫匯編語言一樣，復雜程度不言而喻。 8、RTL級綜合完成後，接下來將RTL Verilog導入Encounter進行真正的後端綜合。導入RTL代碼後，還需要說明標准單元庫的LEF文件，並定義電源和地的線名。此時需要一個MMMC config配置，流程繁雜，主要是配置相關文件和器件狀態（TT、SS、FF等）。 9、完成導入配置，接下來是晶元布局設計，即Floorplan。Floorplan需要設置一些基礎參數，如晶元的長寬（面積），留給管腳的空間，晶元利用率等。長寬比建議為0.2-5，復雜電路利用率0.85，一般電路利用率0.90，簡單電路利用率0.95。 10、POWER計算，以此為根據布置電源線路，主要為ring和stripe。例如，某數字電路晶元功耗為55mW，增加冗餘量到2倍左右，設計為100mW，按照1.8V供電，電流約為60mA，也就是總電源線為60u，如果每條線10u，則六條電源線，兩側各一條，中間四條。Encounter中有專門的布線配置器。布線之後，可以先Apply，然後撤銷反復嘗試。 11、布置IO管腳。如果提前沒有導入IO，可以重新導入（TCL），也可以自行調整。 12、Pre-Place，因為Verilog中往往有很多的mole，每個mole對應一個布局模塊，布局時應當注意一些布局原則。布局時一般通過簡單的拖動就可以。「八位格雷碼計數器」因為只有一個mole，因此不需要復雜的布局。 13、布局是一個不斷修改和改進的過程，Pre-Place之後進行Place，之後進行之後Post-Place。Place之後，需要進行時鍾樹綜合（CTS），時鍾樹綜合的目的是為了讓每個信號都在約束的時間內傳輸到下一個時序單元，否則會對晶元的主頻產生影響（主頻是在設計前就定下來的指標），然後在Post-CTS對不符合時鍾約束的部分進行布線調整。 14、布局之後進行布線，即Route，對於特殊還布線需要進行SRoute，然後進行Post-Place，這些步驟某種程度上都是「點按鈕」和「配參數」，但後端綜合時一定要有清醒的頭腦，必須知道為什麼要點這些按鈕，以及該配置什麼參數。 15、布局布線經過多次迭代，IO管腳配置好後，可以Fill全圖，用各層金屬覆蓋未使用的區域。單個「八位格雷碼計數器」因為結構簡單，晶元未覆蓋區域較大。 16、至此，Encounter內的後端綜合就完成了，可以導出（export）成GDSII格式的網表，以及為了做DRC，LVS檢查，也需要「Netlist」成schematic（電路原理圖）的格式。 17，將後端綜合的GDSII文件導入（Stream in）到Virtuoso里。Virtuoso是一個用於模擬集成電路設計的軟體。將GDSII文件導入該軟體主要有兩個目的，一是可以在Virtuoso里做「後模擬」，驗證經過後端綜合的一系列流程之後，概念晶元是否能滿足設計需求，此時的模擬就已經考慮到了延時，電阻，功耗等實際存在的問題，如果模擬時出現了問題，需要進行返工修改，必要時要重新布局布線。當「後模擬」通過後，還要對該晶元進行DRC和LVS檢查，DRC是查看是否滿足所選工藝的要求，因為在實際情況下，一些理論上的值是不現實的，比如過細的線無法生產，柵極間的距離過短可能會導致短路，導線和各金屬層之間的電容會影響電路功能等。LVS是比較layout和Schematic之間的拓撲關系是否不一致。二是可以方便以後做數模混合晶元設計時進行混合設計，因為模擬集成電路的是直接在Virtuoso中進行的，兩者最後結合在一起，就可以進行數模混合集成電路設計。 18、進行完檢查之後，就可以與工藝提供廠家聯系進行加工了，如TSMC。一般加工需要跟上企業的業務流程。大約經過1月左右，晶元加工完成，然後進入測試環節。焊接，試驗，驗證晶元指標，以及提出改進方案。 至此，一個數字集成電路從概念到實物的整個流程就完成了，每一步都值得研究和回味，從二四解碼器到復雜的CPU，其流程是基本一樣的。經過研一上一個學期的學習，我也基本掌握了這個流程。以後會更加努力的在本專業方向繼續前進，培養核心競爭力。
3. virtuoso版圖快捷鍵
如果是 VMware ，打開菜單「虛擬機」－「發送 Ctrl + Alt + Del"如果無效，選擇「虛擬機」－「電源」－「重置」。
4. virtuoso軟體教程
Virtuoso是一個可擴展的跨平台伺服器，將關系，圖形和文檔數據管理與Web應用程序伺服器和Web服務平台功能相結合。 Virtouso也是一個OWL推理者。Virtuoso直接提供RDB2RDF（以前稱為SQL2RDF）通過Sponger及其墨盒，它還可以從GRDDL，RDFa，微格式和更多輸入提供RDF。
5. VI快捷鍵
在vi中鍵入如下命令即可自動對齊:set autoindent也可指定自動縮進風格，例如編寫C語言代碼時可輸入如下命令:set shiftwidth=4 autoindent cindentshiftwidth=4 自動縮進四個字元autoindent 自動對齊cindent 按照C語言風格自動對齊
6. visio軟體快捷鍵
VISIO中怎麼撤銷編輯方法：
1、使用快捷鍵，Ctrl+Z；
2、visio裡面一般都有撤銷和恢復箭頭，藍色的，點擊那個向左的藍色箭頭就是撤銷編輯；
3、visio撤銷對某個工具選項的選擇，方法點擊「繪圖工具」出現對話框後關掉，就可以了。
7. viso快捷鍵設置
魚rsi u的截圖快捷鍵可以使用右擊滑鼠快捷鍵，建立。

D. 學好「計算機編譯原理」需要具備其他一些知識么

1.你要學到什麼水平？是想考試考好還是想實際寫出來一個足夠強度的編譯器？如果是前者，就一句：努力當學霸才是你唯一的出路。
2.對於scanner &parser的話，對於書上所講的演算法的要求是很高的，有很大的依賴性，所以必須理解透徹，即使沒有機會實現也要自己動手畫畫。同時這也是本科階段所學的編譯原理的所有內容。雖然flex和bison很好使，但是強烈不建議使用。
3.對於生成器、連接器或者解釋器的話，那麼你要了解匯編語言、微處理器、微機介面等計算機基礎學科。簡單的說就是從底層學到高級語言的層面。這個要求是很高的，畢竟涉及到二進制代碼優化等很麻煩的。

E. 設計一款游戲需要哪些軟體

製作一款游戲必須有一個完整的策劃方案，它必須完整地涵蓋整個游戲的故事、流程、內容、方式、游戲畫面、角色造型、 場景規劃、人工智慧、硬體配備、市場評估等。對整個游戲過程的詳細描述及實施規劃都應 記錄在案。而在製作游戲的過程中需要設計到Unity、3DSmax、maya、Photoshop、Illusion和Zbrush等等游戲製作軟體。
製作一款網路游戲需要的最核心的人才是原畫、2D、3D、程序設計、策劃等5個方面的人才。
還有的是，有新的概念是不錯，但是必須是在能夠做出來的前提下，不可能光是空想，

1、Microsoft Office系列軟體：含Word、Excel、Visio、PowerPoint 2、Adobe軟體：Photoshop
其它有必要學習
1、程序相關語言：C++（選修匯編，選學習軟體VC，網路游戲必懂） JAVA（手機游戲必懂，在J2ME平台上）
2、美術相關軟體：3DMAX（選學習軟體maya）
3、高等軟體掌握能力（指能迅速上手使用各類軟體）
還有游戲設計方面書籍。游戲設計——原理與實踐 ，游戲設計概論 ，游戲的設計與開發。
還有就是設計出來的游戲需要的配置的選擇……等等很多東西=.=本人屬於外行，只做這么的意見（參考意見）