① quartus编译出现如下错误，求高手帮助啊
代码本身没有什么问题。我用9.1编译了一下是好的，可能是你工程设置的问题，把这个文件设置成顶层再编译一下看。在quartus里打开这个文件，然后project-〉set as top level entity，再编译
② fpga quartus中由于引脚不够用没法进行全编译怎么办
更换芯片，重新进行构建。
③ 如何从quartus ii 引脚文件
在quartus
ii中打开工程，在assignments选项下打开pin
planner，选中准备取消的引脚，直接delete就可以了。关闭pin
planner，取消后的配置自动保存在对应的*.qsf文件中。
还有种方法，用quartus
ii
(或其他任何文本编辑器)
打开工程对应的*.qsf约束文件，直接删掉想要取消的引脚对应代码行就可以了。
④ quartus设置引脚后 需要再编译一次么还是 编译后设置引脚，然后就可以直接下载了 要证据的啊
可以肯定的告诉你，设置引脚后必须要编译一次。
不知道你说的编译是不是包含综合，布局布线和生成下载文件整个过程。
一般的做法是先综合，然后根据quartus工具识别出来的顶层IO进行管脚分配，分配完成后进行布局布线然后生成可下载文件进行下载
⑤ quartus ii中怎么编译vhdl语言的程序
首先建立一个工程项目，在这个项目中建立VHDL源代码文件，顶层文件名与项目名相同（但后缀不同）。然后在菜单中选定编译就行了。
⑥ 关于QUARTUS II编译的问题。输出引脚必须是数字。
图形标志有误吧，应该是LED[7..0]，里面两个点！
⑦ quartusII引脚分配
在进行引脚分配之前，你要先完成顶层原理图的设计！
也就是："Block Diagram/Schematic File"
在程序或者原理图中将引脚写明！
当你完成这些工作之后，按以下步骤进行：
1.你选择上面菜单中的"assignments"
2.选择其中有一个"pins",进入，就可以进行引脚设置了！
这些你可以上网自己查查，或者借一本关于Quartus的书籍就可以啦！！
⑧ quartus 选择哪个器件进行编译
QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS
使用步骤：
一、建立工程.
1、“File”→“New Project Wizard”开始新工程的建立设置。‘NEXT’
2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、‘finish’ 完成工程的设置。
二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”
1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。
2、编译设置:“Assignment”→“Compiler Settings Wizard”→“Next”
3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项：
(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件
(2) Fitter 器件资源利用情况，引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析
三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
1、建立仿真文件
“File”→“New”→“Other Files”→“Vector Waveform File”→“OK”
2、选择输入输出引脚
Edit→“Insert Node or Bus”→“Node Finder”，在“Filter”处选择“Pins:all”，再按下“ >>”将所有选中的引脚添加到“Seleted Nodes”框，点“OK”→“OK”完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置
Edit→‘End Time’ 设置仿真结束的时间， ‘Grid Size’设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。
4、仿真编译设置
‘Assignments’→‘Wizards’→‘Simulator Settings Wizard’→选择当前要仿真得文件
仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。
5、先编译后仿真
‘Processing’→‘Start Compilation＆Simulation’
6、仿真结束后会生成仿真报告“Simulation Report”
仿真结果并不是出现 在所建立得仿真文件中，在仿真报告中有独立的仿真结果。
仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。
四、将工程模块化，利用图形设计文件建立更大的工程
模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。
1、模块化
‘File’→‘Creat/Updata’→‘Creat Symbol Files for Current File’ 然后编译器会自动将当前工程完整得编译一遍，然后生产图形模块，放在存放当前工程的文件夹里。
2、更大的工程
（1）建立工程文件
“File”→“New”→“Device Design Files”→“Block Diagram/Schematic File”→“OK”
（2）输入元件
右键→‘Insert’→‘Symbol’→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来。
（3）连线
⑨ 在Quartus2下编译程序的具体操作步骤是什么，求各位懂的大神们指导一下
1.建立工程file -> new project wizard
2.建立文件file -> new -> verilog hdl或者vhdl，对想要编译文件，在project navigator中选择set as top-level entity，然后选择start analysis & synthesis(两个小箭头的图标)
3.建立仿真文件 file -> new -> vector waveform file ，添加要仿真的变量,保存（一定要手动保存），然后在主界面的Assignments -> settings 中的simulator settings中选择 simulation mode为Functional(一般默认为timing,一定要改掉)，simulator input中先把刚刚建立好的仿真文件.vwf
4.仿真步骤：主界面Processing -> generate functional simulation netlist，然后点击start simulation（蓝色箭头图标）
⑩ quartus怎么编译使用
可以有增量式编译