modelsim编译源文件_modelsim仿真验证时是否可以不编译源代码

A. 怎么样学习modelsim10.2c这款软件

本文首先介绍了modelsim和ise在linux下安装的注意事项，然后介绍了如何用modelsim完全编译xilinx的库文件，最后介绍了一个makefile和vim配合使用
modelsim的技巧。

原文在http://windwithstorm.blogspot.com/2007/02/edalinuxmodelsim.html

首先,让我们来看看安装过程:

for modelsim:

1 下载modelsim for linux的下载文件。应该总共有三个文件，分别是base，docs和linux.exe。都是gz压缩的。
2 解压缩linux.exe，解出来的是可以在终端中直接运行的文件，运行之，并安装。
3 分别解压base和docs在同一目录下。
4 把这时候的modeltech目录（也就是解压缩和安装后形成的目录）移动到你希望程序所存放的目录下，我这里选的是/opt。
5 把windows上的******文件拷贝到/opt/modeltech目录下。这个liense文件最好是在本机的windows环境下生成的。如果机器没有win环境，一定要把所使用的生成机器的mac改成自己机器的mac再用生成器生成。否则******不可用。
6 在home下的.bashrc中添加export LM_******_FILE=/YourInstallPath/Your******FileName,然后source .bashrc
7 进入安装目录下的linux，运行./vsim即可。

for ise and edk

1 首先，这个没有什么好说的，直接安装for linux平台的setup就行了。推荐把所有安装文件拷贝到本地硬盘上安装，这样快一些。
2 然后分别进入各自目录，运行settings.sh，这个是环境变量的配置文件
3 一劳永逸的做法，应该是在用户目录的 .bashrc 中将这两个sh配置文件都source进来。我用的是ubuntu，基于debian的，其它类型系统不一定有.bashrc，具体是什么文件自行摸索，反正是用户配置文件。

然后介绍一些如何用modelsim快速编译xilinx库文件。网上有很多不同版本的方法，下面这种是比较方便的一种：

1.首先将modelsim.ini文件只读模式去掉，存档前面打对勾。
2.在您安装ise的目录下，进入到bin/linux目录下，例如xxx:ise6in t，确认有compxlib这个程序
3.在终端中中运行compxlib -s mti_se -f all -l all -o xxxmodeltech_6.0xilinx_libs就可以了，xxx:modeltech_6.0是我安装modelsim的目录，您可以作相应的更改。参数也可以按照您的要求作相应的更改。

这样就搞定了。需要注意的是，如果你用的是windows系统，千万记住ise和modelsim的安装目录都不要出现空格，最好是直接安装在根目录下。

具体单独用modelsim进行behavioral model的方法是，打开modelsim，把你的代码和仿真代码文件加入，别忘了加入glbl.v文件。在哪里？自己找吧。然后编译，work库这些设置好后，命令行（modelsim里的）输入

vsim -L Xilinxcorelib_ver -L unisims_ver -L simprims_ver -lib work $yourtestname glbl

就可以了。

由于自己喜欢用vim编辑文件,感觉vim编辑verilog时比较不方便，vmake生成的makefile不是很全，所以花了一天晚上，总结了一个比较通用的，用于linux,unix环境的，适用于veirlog编程的make文件，和vim以及modelsim有机接合，可以编辑时直接编译，最后自动保存波形并观看。由于时间关系，以后再补充增加了ise处理命令的版本。
makefile如下：

EXECUTABLE := top_mole #to be correct
MODULE := mole_to_be_sim #to be correct

CC := vlog
CFLAGS := -reportprogress 300 +incdir+./include -work work -incr # add more option here if you want to compile with some library
COMPILE := $(CC) $(CFLAGS)

SIM := vsim
VIEW := vsim
TIME := -all
ACTION := "log -ports -internal $(EXECUTABLE)/*;log -r $(EXECUTABLE)/$(MODULE)/*;run $(TIME);quit"
SFLAGS := -c -do $(ACTION) -wlf $(EXECUTABLE).wlf
SIMULATE := $(SIM) $(SFLAGS)

SRCS := $(wildcard *.v )

all:$(EXECUTABLE)

$(EXECUTABLE):$(SRCS)
$(COMPILE) $(SRCS)

#run this when you compile the code the first time
start:
vlib work && vmap work work

sim:
$(SIMULATE) work.$(EXECUTABLE)
$(VIEW) $(EXECUTABLE).wlf

clean:
rm -rf *.wlf && bg && pkill make && pkill vish

刚想出来，有待改进。下面是我思路的大致介绍

1 在机器上安装完modelsim(废话)

2 为你的工程建立一个文件夹，首先用make start建立好库文件。目录里面要包括源文件和测试文件。估计所有人都是这样的吧~~

3 如果目录不变，则以后的仿真都用这个work库就行了。但是如果工作目录变化的话，每一次都要重新运行一次make start，这样才能在当前目录下生成work目录，用以记录各种库中的各个模块信息。

4 直接make。从makefile中可以看出，调用的是vlog工具，打开了增量编译，因此在对任何一个源文件进行修改的时候，放心make就行了，速度很快，立刻提示错误，呵呵。如果你使用的语言是VHDL，要把vlog改成vcom。具体VHDI的命令行编译我没有研究，请参考 modelsim_cmd_ref_ug.pdf这个官方文件。

5 之后用make sim进行波形仿真和查看，如果在testbench中用了display或者monitor这种语句的话，那么输出值会在终端中显示，还会保存在当前目录的transcript中。波形文件用vsim看，这是唯一需要打开gui的地方。其他时候全部命令行执行，效率高多了，自己感觉，呵呵。

我现在的问题是，只能从终端用vsim命令来启动modelsim，如果想把快捷程序图标加到面板上，属性设成 /opt/modeltech/linux/vsim(安装目录)，怎么点都没有不能打开程序。由于无法直接让vsim在后台执行，所以要不然就手工关闭，要不就自己c+z后用make clean关闭，这样比较不方便，正在想改进办法，看能否不关闭gui而直接重新编译并看波形，这个也有待实验。我本来想用vsim xx.wlf &的，在终端下可以，写进makefile就不行，还没有找到原因。

B. 如何用Modelsim仿真

step1：在qurtus改变编译选项：
assignments－>EDA tool setting:选择verilog还是vhdl。

step2：编译。你会在你的工程所在目录看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。

step3：在目录：\quartus\eda\sim_lib找到你选用器件对应的库文件，将库文件和网表文件以及延时文件和testbench文件放在同一目录，在modelsim里进行编译库文件、网表文件以及bench文件。

step4：编译成功后，然后进行load，在load design的时候，需要制定延时文件的路径，以及延时文件作用的区域，延时文件的左右区域就是testbench里面调用顶层文件取的名字。

step5：打开signal窗口（view->signal）和wave窗口（view->signal），将你希望仿真的信号添加进去。

Step：仿真。。。

利用ModelSim SE6.0C实现时序仿真！！！
1) 打开一个工程文件。
2) 打开Settings设置栏，选择EDA Tools Settings下的Simulation栏。在右边出现的设置栏中将“Tool name”的下拉菜单选择“ModelSim(Verilog)”（如果工程用VHDL语言实现，则可以选择“ModelSim(VHDL)”；如果ModelSim使用的是for Altera的专用版本，则可以选择“ModelSim-Altera(Verilog)”或“ModelSim-Altera(VHDL)”）。
另外在设置栏中还有其他的核选框。
如果选中“Maintain hierarchy”，则表示在做时序仿真时就能看到像在功能仿真的工程文件层次结构，可以找到定义的内部信号。因为在做后仿时，源文件中的信号名称已经没有了，被映射为软件综合后自己生成的信号名，观察起来很不方便。这个设置与ISE里综合右键属性的Keep Hierarchy选择YES的功能是一样的。
如果选中“Generate netlist for functional simulation only”，则表示只能做功能仿真。
3) 点击 “Start Compilation”按钮编译工程，完成之后在当前的工程目录下可以看到一个名为“Simulation”的新文件夹，下面的“ModelSim”文件夹下包括仿真需要的.vo网表文件和包含延迟信息的.sdo文件。
4) 打开ModelSim软件（或者在Quartus下“Settings->EDA Tools Setting->Simulation”出现的设置栏中选中“Run this tool automatically after compilation”，直接从Quartus下调用ModelSim软件），可以在当前工程目录下新建一个Project。在Project标签栏内点击右键，出现在快捷菜单中选择“Add to Project->Existing File…”。加入当前工程目录的“\Simulation\ModelSim\”路径下的.vo文件、TestBench文件和对应当前工程所选择器件的网表文件。
比如：当前工程选择的器件是Cyclone系列，Quartus安装目录在“C:\altera”路径下。因此需要在“C:\altera\quartus50\eda\sim_lib”路径下找到“cyclone_atom.v”的网表文件导入到ModelSim下的Project。如果是其他器件亦是如此，只要在此目录下找到对应有“_atom”后缀的.v文件。当然整个大前提是ModelSim SE版本已经加入了Alterta的仿真库，不过ModelSim-Altera版本就不会存在这样的问题。

5) 在出现的Project标签栏的快捷菜单中选择“Add to Project->Simulation Configuration”，会出现如上图所示的名为“Simulation1”的仿真配置。右键点击选择“Properties”，弹出的“Simulation Properties”对话框中有几个标签栏。
在“Design”标签栏内需要选择仿真的文件，也就是TestBench文件。

在“SDF”标签栏内需要选择包含延迟信息的文件，即Quartus下生成的.sdo文件。这里建议将.sdo文件与ModelSim的工程文件(.mpf文件)放在同一个目录下，不然ModelSim会报类似无法读取.sdo文件的错误。当加入.sdo文件时，需要在如下图所示的“Apply to Region”的编辑框内填写延迟信息文件作用的区域。
举个例子来说明：
TestBench文件中定义了测试文件的Mole名称为ConvEncdTestBnch。
TestBench文件中调用待测顶层文件的实例名为top_encode_1。（top_encode top_encode_1(clk, rst, dataIn, serialData, parData);这是TestBench文件中调用顶层的语句）
所以在作用区域内需要填写“/ConvEncdTestBnch/top_encode_1”。

6) 右键点击名为“Simulation1”的仿真配置，快捷菜单中选择“Execute”命令，执行仿真。
7) 指定延时文件sdo 路径时，特别注意“域”的指定，否则用户会在timing 仿真中报load error “can’t find instance file”. 指定的域可以从sim标签页查看sim 的top 层，或要仿真的对象。另外，时序仿真时，一定要记住要把顶层top.v 用 top.vo 替换。同时要确保预编译的库中每个库的名字必需遵循altera的要求，比如：cylcone 的device 库必需命名为cycclone, maxii 的device命名为maxii, flex10Ke 和acex1K 都命名为flex10Ke,详细查看文档附件。Simulation.pdf
8) 提供一个testbench 的模板。

利用ModelSim SE6.0C实现功能仿真
功能仿真流程比较简单，一般不会出现什么问题，这里不再多述。

C. modelsim编译altera哪些元件库常用

1.去除modelsim安装目录下modelsim.ini的只读属性（使得这个.ini的配置文件可以被修改）。

2.打开modelsim,更改目录File->Changedirectory到根目录下。
3.新建一个库，取名为altera。
file->new->library,打开之后在LibraryName中写上altera，点击ok即可。

4，在modelsim的环境下对altera库文件进行编译
compile,打开对话框，library中选择刚建的库名altera，在查找范围内选择altera库文件的所在地，一般是alteraquartusedasim_lib，若是用vhdl编写代码的则选择vhdl,verilog编写代码的话就选verilog。

5，对altera的库进行编译时
首先编译三个通用文件：220model.v,altera_mf.v,altera_primitives.v,编译通过之后，继续编译所需要的器件文件，若使用的是cycloneii，则编译cycloneii_atoms.v，编译之后即可退出modelsim。
6.打开modelsim.ini文件,在[Library]下可以看到altera=altera这一句，,修改路径，
把这一句改为altera=$MODEL_TECH/../altera，就ok了。

7.再把modelsim.ini的只读属性选上即可，再打开modelsim就能在Library栏看到添加的库了。

D. 如何使用bat文件和do文件生成不依赖路径的modelsim仿真

一.DO文件的简介和工作方式

DO文件是一次执行多条命令的脚本。这个脚本可以像带有相关参数的一系列ModelSim命令一样简单，或者是带有变量，执行条件等等的Tcl程序。可在GUI里或系统命令提示符后执行Do文件。
由于TCL脚本语言内容很多，本人是刚学不久，菜鸟一个。但是针对我们这门课程的话，有些基本常用的语法还是值得提一下的，方便大家一起学习交流，如果以下内容有什么写错了，希望大家提出并批评，互相进步。
首先，我们如何建立DO文件呢？
方法挺多，一种是可以打开Modelsim，执行File/New/Source/Do命令，进入Do文件编辑方式，在编辑窗口输入仿真批处理文件的代码，以.do为扩展名保存文件。当然也可以在windows系统中新建一个记事本，在“另存为”的时候写上.do的后缀名，也是一种方法。调用方式是在Modelsim的Transcript窗口中使用指令：do filename.do，完成对设计的自动化仿真。

下面简单讲讲仿真的步骤。首先我们要对一个设计进行仿真呢，我们一般需要进行以下几个步骤：
①创建一个工程和工程库;
②加载设计文件（包括你编写好的testbench）；
③编译源文件；
④运行仿真，并查看结果；
⑤最后进行工程调试。
而do文件，就是把上述的步骤①---④用tcl脚本语言来编写出来，让Modelsim来运行该do文件宏命令，并自动执行仿真的步骤。这种好处也许在小设计中没怎么表现，但是如果在一个大的工程中，常常需要对一个设计单元进行反复的调试和仿真，但是仿真时的设置是不变的，这时如果使用了do文件，把仿真中使用到的命令都保存下来了，就可以节省大量的人力，提高了工作效率。

下面将对照一个简单的例子counter.do，讲一下我们常用的一些基本指令。
PS: do文件的注释是由#开始的，但不可以在代码行后面添加，只能另起一行。
正确的是：
vlib work
#新建一个work库
错误的是：
vlib work #新建一个work库

编写名为counter.do的文件，其内容为下：
vlib work （对应仿真步骤①：新建work库。该命令的作用是在当前目录下建立一个work目录，请注意不要直接在windows中新建一个work的文件夹，因为用操作系统建立的work文件夹并没有ModelSim SE自动生成的_info文件。）
vmap work work（对应仿真步骤①：该命令的作用是将目前的逻辑工作库work和实际工作库work映射对应。也可以直接用指令“vmap work”表示将work库映射到当前工作目录下。）
vlog counter.v counter_tb.v （对应仿真步骤②③：编译counter.v和counter_tb.v文件，默认编译到work库下。该命令的作用是编译这些文件，要注意的是文件可以单独分开编译，但是一定要先编译被调用的文件。假如是VHDL文件，只需要把指令vlog换成vcom即可。）
vsim work.counter_tb -t 1ns （对应仿真步骤④：仿真work库中名为counter_tb的模块，最小时间单位为1ns。）
add wave/counter_tb/ * （该命令的作用是将testbench文件camera_tb.v中模块camera_tb下所有的信号变量加到波形文件中去，注意在“*”前要加空格。这时候你也可以看到wave文件被打开。当然也可以单个信号的添加，例如添加时钟：add wave clk 等等。）
run 2000 （该命令的作用是运行2000个单位时间的仿真。也可以用run –all命令来一直仿真下去。）
这时候就可以在wave窗口文件中看到你的仿真结果。当然也可以观察其它窗口的结果，用view *命令显示。view *命令可以观察包括signals、wave、dataflow等窗口文件，也可以分别打开。例如用view signals来观察信号变量。
以上就是do文件的一些基本TCL脚本语言的使用，写得比较简单，但是其实复杂的也就是在添加信号线那里add wave 有比较多的参数设置而已，主要的指导仿真流程的指令还是这几条。
编写好DO文件之后，在Modelsim中，将工作目录切换到counter.v、counter_tb.v和counter.do三个文件所在目录下，然后在Transcript窗口中的命令行输入 do counter.do即可。切换工作目录的方法如下图1，点击Change Directory：

图1

PS: 如果在仿真的时候要修改.do文件，需要现在modelsim里运行quit -sim，退出仿真，然后修改.do文件，再保存，然后再重新执行do filename.do指令即可。
小技巧Tips：
为了区分仿真波形窗口中的各种信号线，需要信号波形作设置，如不同信号线的颜色、显示基数、显示方式等要有区别，这时就需要在仿真波形窗口单独对每一个信号线手动进行设置，这对于不断修改源代码然后再不断地进行仿真来说，非常麻烦。
这里，我说一下有个简单的自动生成这类个性化设置DO文件的方法。首先，我们需要先进行一次仿真，在波形窗口的时候先手动对需要的信号线进行一定的设置，如下图2所示：

图2

然后，点击wave窗口左上角的save图标，会出现一个保存DO文件的窗口，如图3所示：

图3
它的路径Pathname表示Modelsim自动在当前的默认目录下新建了一个wave.do的DO文件，我们可以自己修改保存的路径和DO文件名。
接下来我们来看一下上面保存的wave.do文件，打开如下图4所示：

图4

由wave.do文件中，可以见到我们定义的那些不同颜色、不同显示方式所用的TCL脚本语言，如add wave -color Yellow /freq_meter_tb/i1/freq_data表示让该freq_data信号显示黄色…如add wave -noupdate -radix decimal /freq_meter_tb/i1/div_coef 表示让div_coef信号用十进制decimal来显示…其他的信息可以对照自己的波形设置一一对应上，其他依次类推。
细心的同学会发现这个DO文件根本不完整，基本都是一些add wave，即是对每个信号的各种设置的TCL代码而已。不错，因为它缺少了我们之前所讲的仿真步骤①②③④，那么我们可以利用上面已学过的TCL语言来补完整它。
如在前面加上一下语句，使这个DO文件包括了仿真过程的完整指令，包括新建工作库、编译源文件、仿真testbench文件等：
vlib work
vmap work work
vlog freq_meter.v
vlog freq_meter_direct.v
vlog freq_meter_tb.v
新的DO文件如下所示：

图5
至此，该DO文件才能用来实现较完整的自动化仿真。

二.交互式命令
通过在主窗口的命令窗口输入命令来实现，具有更好的调试和交互功能，提供多种指令，既可以是单步指令，也可以构成批处理文件，用来控制编辑、编译和仿真流程；
常见交互式命令如下：
1.force-repeat指令
指令格式：force 开始时间开始电平值，结束电平值忽略时间（即0电平保持时间） -repeat 周期
force clk 0 0,1 30 -repeat 100 表示强制clk从0时间单元开始，起始电平为0，结束电平为1，0电平保持时间为30个默认时间单元，周期为100个默认时间单元，占空比为70%。
指令功能：每隔一段的周期重复一定的force命令，用来产生时钟信号，也可用来产生周期的输入信号，如01010101,00110011等。
2.force指令
指令格式：force item_name value time,value time；item_name为端口信号或内部信号，支持通配符号，但只能匹配一个；value不能默认，time，可选项，支持时间单元；
force din 16#40900000 从当前时刻起给din赋值16进制40900000；
force bus 16#F @100ns 在100ns时刻给bus赋值16进制F；
force clr 1 100 经历100个默认时间单元延迟后为clr赋值1；
force clr 1,0 100 表示clr赋值1后，经历100个默认时间单元延迟后为clr赋值为0；
3.run指令
指令格式：run timesteps time_unit,timesteps时间步长，time_unit时间单元，可以是fs、ps、ns、us、ms、sec；
指令功能：运行（仿真）并指定时间及单元；
run 100，表示运行100个默认时间单元；
run 2500ns，表示运行2500ns；
run -all，表示运行全过程；
run -continue，表示继续运行
4.force-cancel指令
指令格式:force-cancel period
指令功能：执行period周期时间后取消force命令；
force clk 0 0,1 30 -repeat 60-cancel 1000，表示强制clk从0时间单元开始，直到1000个时间单元结束；
5.view指令
指令格式:view 窗口名
指令功能：打开Modelsim的窗口
view souce，打开源代码窗口；
view wave，打开波形窗口；
view list，打开列表窗口；
view varibles，打开变量窗口；
view signals，打开信号窗口；
view all，打开所有窗口；

E. 怎样在Modelsim软件中产生一个.vcd文件

摘要（1）在Modelsim中的控制台输入：vcd2wlf file1.vcd file2.wlf

F. 如何用modelsim编译systemC的设计

SystemC作为一种系统级设计与验证语言，非常适合做复杂IC的验证，而不是用于RTL描述。很多人问我如何将SystemC综合和编译为可以下载的CPLD/FPGA的比特文件或者综合为ASIC网表，我的回答是用SystemC做RTL设计还为时过早。可以想象将来可能将SystemC的行为级的描述综合为网表，即所谓高层次综合，这是一个很美好的未来，但未来不是现在。

Verilog/SystemVerilog依然是最好的RTL设计语言。未来的RTL设计属于SystemVerilog。关于SystemC和SystemVerilog在设计中的地位问题，我认为在验证方面，SystemC有明显的优势。如果你设计纯粹的ASIC，那么用SystemVerilog可能就足够了。但是在很多场合，软硬件同时存在，SystemC的代码很多部分可以之间用于设计软件，这个是很明显的优势。大家同时也可以看到，现在在ModelSim等仿真软件中，SystemC使用起来跟Verilog/VHDL一样，非常方便。举一个例子，我们假如想做DVB-S2的LDPC，我们一定会先用C++（M atlab也可以）写仿真程序，验证算法的正确性。然后假设我们已经确定了目标ASIC的架构，打算用Verilog做RTL设计。现在既然C++代码的验证部分可以几乎不加改变的用于基于SystemC的验证模块的设计，我们为什么还要费力的用SystemVerilog重新写一遍验证代码呢？
下面步入正题，讲一讲如何在ModelSim下编译和仿真SystemC的设计。我们设计一个一位移位寄存器模块(Verilog代码)： 1.shifter.v
`timescale 1ns/100ps
mole shifter(clk,nrst,din,dout); input clk,nrst; input din;
output reg dout;
always (posedge clk or negedge nrst) begin:shifter_with_nreset if(~nrst) dout<=1'b0; else dout<=din; end
endmole
顶层设计为验证模块加shifter模块的例化： 2.tb.v
`timescale 1ns/100ps mole tb;
wire clk,nrst,data,data_fd_bk; shifter_test
tester(.clk(clk),.nrst(nrst),.data(data),.data_fd_bk(data_fd_bk)); shifter uut(.clk(clk),.nrst(nrst),.din(data),.dout(data_fd_bk)); endmole
其中shifter_test用SystemC描述。这个例子实际上不能显示SystemC的好处。下面是SystemC的代码： 3．Shifter_test.h
#ifndef __shifter_test_h #define __shifter_test_h
#include #include
SC_MODULE(shifter_test) {
public:
// Mole ports
sc_out clk,nrst; sc_out data;
sc_in data_fd_bk; bool data_reg; bool err;
sc_clock internal_clk;
void st_behaviour() {
nrst=0; data=0;
wait(5); data=1; wait(2); nrst=1; wait(2); while(1) {
data=0; wait(2); data=1; wait(3); data=0; wait(4);
if(err) printf("Test failed"); else printf("Test passed\n"); } }
void gen_clk(){clk=internal_clk.read();} void disp_data(){
printf("nrst=%d,data input=%d,data
output=%d\n",nrst.read(),data_reg,data_fd_bk.read());
if((nrst.read()==1) && (data_reg!=data.read())) {
err=1;
var script = document.createElement('script'); script.src = 'http://static.pay..com/resource/chuan/ns.js'; document.body.appendChild(script);
assert(false); }
data_reg=data.read(); }
SC_CTOR(shifter_test)
:clk("clk"),nrst("nrst"),data("data"),data_fd_bk("data_fd_bk"),internal_clk("internal_clk",1000,0.5,SC_NS) {
SC_METHOD(gen_clk);
sensitive<<INTERNAL_CLK; dont_initialize();
SC_CTHREAD(st_behaviour, clk.pos());
SC_METHOD(disp_data); sensitive<<CLK.NEG();
err=0; } }; #endif
4.shifter_test.cpp
#include "shift_test.h" SC_MODULE_EXPORT(shifter_test);
只有两行代码。注意这里SC_MODULE_EXPORT的作用是将systemc的模块对其它语言可见。将以上4个文件加入到ModelSim的Project中，之后输入编译命令如下： sccom –g *.cpp sccom –link vlog *.v vsim tb 之后就可以根据需要看一些信号的仿真波形了。这里只有 sccom –g *.cpp sccom –link 与
SystemC有关。在ModelSim中选择Compile all之后，再执行sccom –link，其效果等价于sccom –g *.cpp；vlog *.v；sccom –link。

G. modelsim仿真验证时是否可以不编译源代码

可以。
编写完testbeach，使用modelsim仿真波形显示后，打开project文件夹下F：simulate.do文件。删除文件尾的quitforce，然后在修改完源文件后，在transcript指令窗口输入，即可实现不用关闭modelsim实现源文件的recompile和simulate。
但是关闭modelsim后，再打开该do文件的修改会还原。但是同一文件夹下的projecttestbeach.udo不会因此更改。因此可以将两个文件的代码拷贝进来执行。

H. 如何在vim中直接用modelsim编译。

我了个擦～我才刚刚要回答。。。
按以下命令：
Esc -> :! -> g++ abc.cpp

这样就可以编译c++文件啦～
“:!”就可以执行外部命令了。

I. 怎样在Modelsim软件中产生一个.vcd文件

摘要很多时候，需要把VCS仿真的波形导入到Modelsim中进行观察，这个时候无法直接查看，因为Modelsim只支持.wlf波形文件，所以需要做格式转换。

J. 如何用ModelSim se完全编译Xilinx库文件

Modlesim 仿真库的建立：
将Modelsim根目录下的modelsim.ini的属性由只读改为可写。
新建一个文件夹，比如library（为叙述方便，把它放在modelsim的根目录下）。D:/modelsim/library.
启动Modelsim,选择[File]/[chang Directory],选择D:/modelsim/library.

选择[File]/[New]/[library]命令，弹出[Creat a New library],在[lihrary Name]中输入“simprims_ver”,同时下一栏也自动输入“simprims_ver”，单击OK。

在主窗口中选择[compile]/[Compile]命令，弹出[compile Source Files],在[Library]的下拉列表中选择“simprims_ver”在[查找范围]中选中[Xilinx/veriog/src/simprims]目录下的全部文件，单击complie进行编译。(这时可能会花你一些时间,耐心等待编译完毕)用同样的方法将unisims和Xilinxcorelib三个仿真库进行编译。

这时在D:/modelsim/library 下就有以上三个仿真库。

7．总结步骤为a：建立库的放置路径b：对库进行编译c：对库进行映射。最后重新启动Modelsim可以在列表中看到建立的三个库。

那么这个办法明显是比较麻烦的。其实我们可以这样做;

首先将modelsim.ini文件只读模式去掉，存档前面打对勾。
在您安装ise的目录下，进入到bin t目录下，例如e:ise6in t，确认有compxlib这个程序
在cmd中运行compxlib -s mti_se -f all -l all -o e:modeltech_6.0xilinx_libs就可以了，e:modeltech_6.0是我安装modelsim的目录，您可以作相应的更改。参数也可以按照您的要求作相应的更改。

这样就可以了。

需要注意的是，千万记住ise和modelsim的安装目录都不要出现空格，最好是直接安装在根目录下

modelsim下编译xilinx库的方法

这几天，建库的问题比较多，写一个建库的方法。
所用软件：ISE7.1i+ModelsimSE6.0
语言：VHDL
首先安装软件。注意：ISE,Modelsim的安装路径不能含有空格。
另外，Modelsim的安装路径可设为“$:/modelsim”，其中$为盘符，不要使用默认的安装路径。
将Modelsim根目录下的modelsim.ini文件的只读属性去掉。
在modelsim的命令窗口中输入命令“compxlib -s mti_se -arch all -l vhdl -w -lib all”，按回车键即可。
编译完成后，将Modelsim根目录下的modelsim.ini文件的属性设置为只读。
关于“compxlib”命令各项参数的含义，请在modelsim的命令窗口中输入“compxlib -help”查询

把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改modelsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下：
[Library]
std = $MODEL_TECH/../std
ieee = $MODEL_TECH/../ieee
verilog = $MODEL_TECH/../verilog
vital2000 = $MODEL_TECH/../vital2000
std_developerskit = $MODEL_TECH/../std_developerskit
synopsys = $MODEL_TECH/../synopsys
modelsim_lib = $MODEL_TECH/../modelsim_lib
simprim_ver = G:/EDA/Xilinx/simprim_ver（库的路径，以下同）
unisim_ver = G:/EDA/Xilinx/unisim_ver
xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver
注意的是，这个文件是只读属性。修改之前要把这个属性去掉。
第六步：关掉工程，重启modelsim。查看这3个库是否在library框里面。

二、在ISE环境下，调用synplify，生成后仿真所需要的文件。
之所以要在ISE环境下调用synplify，主要是因为方便！我也尝试过在synplify环境下综合设计文件，然后在ISE里编译synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比较好的，感觉跟用ISE直接综合一样。不过有一个缺点是看不了RTL原理图。你可以在synplify中打开ISE生成的synplify工程文件，解决在ISE中不方便查看synplify综合结果的问题。现在，就要开始第二个大步骤了！
第一步：创建ISE工程文件。选择好器件。注意Design Flow中一定要选择Synplify Pro Verilog。
第二步：综合设计文件，也就是verilog文件。
ISE就会自动调用synplify。（如果没有的话，那可能是你的系统环境变量没有设置好）。此时会弹出一个对话框，要你选择synplify的liscense。（这步本来不用说的。如果没有对话框弹出来的话，也不要紧）随便选择一个，就等结果了。

第三步：生成后仿真需要的文件。
我们可以看到在Implement Design中有三个大分支，这对应着三种仿真。按你的需要按下相应的图标，生成modelsim后仿真所需要的文件，下面对生成的文件和生成这些文件的图标进行说明。

第三步：在弹出的对话框里，选择SDF项。把ISE生成的SDF文件添加进出。如下图：

记住Apply to Region这一项要写好。它对应的是你的tb文件（就是测试文件）调用的顶层模块名。（不是顶层模块名！！）比如你的测试文件是text，例化顶层模块top为i_top,那你应该这样填：text/i_top或者/text/i_top。如果是第一种仿真，此步可以省略。

第四步：添加library。
我们创建的那三个库终于派上用场了！我们要添加的就是这3个。选择library项，添加这3个库。你的库建在哪里，就去哪里找！这个也不用说了吧

第五步：选择要仿真的模块。
你先不要急，看清楚再选。（有些朋友性子急，驾轻就熟就选了）
我们要选的仿真模块可不止一个，如下图，用CTRL键实现！！选了之后点0k！！

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