fpga编译时提示引脚不够怎么办

Ⅰ FPGA的引脚输出电压不足以驱动外部芯片，在QUARTUS中应该怎样配置，提高引脚输出电压。

没法配置，输出电压是设定好的，要是要改变必须从硬件上改

Ⅱ 关于FPGA的问题

你要是想学FPGA，最好是先买一个学习板。简化了很多流程。
当然FPGA能焊上去了，手工不好焊，就拿到工厂上焊去。

fpga是基于硬件的编程，fpga你可以理解成里面的都是一个个的小器件，但是都没连接起来。所谓基于硬件的编程就是对里面的器件选择性的连接，这样就能组成一个带有逻辑性的电路，从而满足你的硬件需求。

vhdl(hardware device language)，基本上就是定义好输入和输出，并定义好输入和输出之间的逻辑关系，这样IDE就可以编译从而得到FPGA内部的连接关系，用来烧写电路。

同时，fpga支持多次配置（“烧写”），所以就可以在一个板子上不断的调试。

空的fpga，什么都不是，所以引脚的定义 什么都不是。只有在烧写后，引脚才有它特定的功能。而且不同的fpga是有不同的引脚。如果深究的话，还是看专业指导文件，或从官网上下文档。

Ⅲ 求教FPGA编译中的问题

应该跟时序约束相关，看看原来的工程里面的.sdc文件是否拿过来了。（Assignments--Settings--TimeQuestTimngAnalyzer）

Ⅳ fpga quartus中由于引脚不够用没法进行全编译怎么办

更换芯片，重新进行构建。

Ⅳ fpga 输入引脚未用 如何处理

设为三态输入.

fpga管脚配置

1：IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照:电平标准自动布线。

2：IO Bank：在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填充完毕的。

3：Group：Group就是所输出的信号的名字。比如有一组信号叫cnt。对cnt的某一根赋值，这里的Group会自动填充为cnt 。

4：Reserved：这个是对管脚内部的IO逻辑进行约束的，介绍几个。bidrectional：双向，tri-state:三态等等。这个约束的是FPGA在IO端的输入输出区域的逻辑。比如选择tri-state。那么这个时候，在IO口前部的IO区，quartus会自动给生成一个三态门。

5：Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。

Ⅵ FPGA开发板引脚

quartus2中引脚有几个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )
第一是IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。

第二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填充完毕的。

第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。这里的Group会自动填充为cnt 。

第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是FPGA在IO端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你IO口前部的IO区，quartus会自动给你生成一个三态门。

第五个是Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。

你的理解是正确的，另外，跨越IO bank的信号没有问题。只是注意跨bank的电平是否一致即可。对于跨IO bank的延迟对于FPGA而言没有多少延迟。

Ⅶ 使用quartus ii 设计多周期cpu 时出现器件的引脚不够怎么办

一片595就能扩展出8个输出口，4片级联就能扩展出32个，三根口线搞定，按键的话看情况10个以内可以用165扩展，加一根口线就行了，如果多的话使用专门的键盘芯片，加两根线口线搞定，现在算起来只使用了5根口线，485/422最多3根，AD的话也就3根控制线，数据线和液晶复用8根，液晶显示5根控制线够了，现在算24根就够了 ！

Ⅷ fpga数码管显示 原理图输入 引脚名称修改 编译不通过

错了 ，你没有看到前面的线吗，一开始粗的，后面的是细的 ，你连错了，你可以吧粗线后面的细线全部剪掉，然后从粗线开始连起，练到后面的输出，不要从后面的输出，练到前面的粗线，因为后面的输出它默认连线时细线的，细线代表一位的意思，粗线代表多位的意思

Ⅸ fpga的引脚如何配置 请问FPGA的引脚如何配置

FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
【FPGA工作原理】
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：
1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
【FPGA配置模式】
FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。
例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。
幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度帮助地系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。
最近FPGA的配置方式已经多元化！
【FPGA主要生产厂商介绍】1、Altera2、Xilinx3、Actel4、Lattice其中Altera和Xilinx主要生产一般用途FPGA，其主要产品采用RAM工艺。Actel主要提供非易失性FPGA，产品主要基于反熔丝工艺和FLASH工艺。

Ⅹ FPGA的引脚如何配置

一一回答，从简单到复杂。

首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。

第二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填充完毕的。

第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。这里的Group会自动填充为cnt 。

第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是FPGA在IO端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你IO口前部的IO区，quartus会自动给你生成一个三态门。

第五个是Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。

你的理解是正确的，另外，跨越IO bank的信号没有问题。只是注意跨bank的电平是否一致即可。对于跨IO bank的延迟对于FPGA而言没有多少延迟。

管脚分配呢，你可以看一下quartus里面pin planner内部那张 top view对于每个管脚的说明。大多数管脚是可以当做普通IO使用的。只是有些特殊要求的时候。只可以使用对应的IO，比如差分输入，高时钟输入等等。这个是要参照对应器件的IO 手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了IO的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。