verilog免費編譯模擬

❶ Verilog HDL 需要用什麼軟體模擬呢

ModelSim是HDL語言專用的模擬軟體。

Mentor公司的ModelSim是業界最優秀的HDL語言模擬軟體，它能提供友好的模擬環境，是業界唯一的單內核支持VHDL和Verilog混合模擬的模擬器。它採用直接優化的編譯技術、Tcl/Tk技術、和單一內核模擬技術，編譯模擬速度快，編譯的代碼與平台無關，便於保護IP核，個性化的圖形界面和用戶介面，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選模擬軟體。

(1)verilog免費編譯模擬擴展閱讀：

ModelSim有幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設計工具中的均是其OEM版本。

SE版和OEM版在功能和性能方面有較大差別，比如對於大家都關心的模擬速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對於代碼少於40000行的設計，ModelSim SE 比ModelSim XE要快10倍；對於代碼超過40000行的設計，ModelSim SE要比ModelSim XE快近40倍。

❷ veriloga 的用什麼軟體編譯，什麼模擬

可以使用MAXPLUS II軟體進行編譯模擬（簡單易上手），不過它只能模擬本身程序的時序功能。如果想附帶外接電路或者單片機的話，modelsim軟體也是不錯的選擇。

❸ verilog語言如何模擬

可以利用軟體模擬。
最常用的軟體是QUARTUS II，可以從網路上下載破解版。9.0或者10.0什麼的都行。
進入軟體後，新建工程project，再建立.v文件，輸入你的代碼，然後編譯，利用軟體自帶的simulator功能進行模擬，即可。
歡迎追問~

❹ 如果用modelsim對verilog經編譯的程序進行模擬

以下操作在ModelSim SE PLUS 6.2b中完成
1.新建一個工程 file -> new -> project... 此時會彈出一個Creat Project對話框,輸入一個工程名,選擇保存路徑 (不要包含中文),其他默認就行了;
2.點OK後會彈出一個Add items to the Project,裡面有幾個可選項,應該很容易明白;
3.添加好文件後,點close把Add items to the Project對話框關閉,這時在左側的workspace的project窗口裡可以看到剛才添加的文件,雙擊可以打開這些文件進行編輯,編輯好後保存;
4.右擊剛才編輯好的文件compile -> compile select(或根據自己需要選其他項),如果沒有錯誤,則在底部的命令窗口可以看到編譯成功的消息(呈綠色),否則會出現出錯的消息(呈紅色),雙擊它會彈出一個更具體的窗口提示你出錯的地方.
5.修改所有錯誤直到編譯成功.這時可以在菜單欄選擇Simulation -> Start simulatio... 這時會彈出一個Start simulatio的對話框,在Design的標簽下你會看到有很多庫,展開work庫會看到剛才編譯成功的文件(如果有多個文件的話選擇一個你想模擬的,比如測試程序,這時底部的OK會由剛才的不可用變成可用的),然後把Opitimization選項下的Enable opitimization前復選取消(這樣可以保證過會兒所有的輸入輸出都可以看到,你可以試試不取消這項有何區別),然後點OK就行了.
6.選擇view -> Objects就可以看到你想模擬的各個量,選中它們並右擊Add to wave -> Selected signals,這時就會彈出一個波形模擬窗口.如果你的測試文件寫得沒問題的話就可以看到模擬波形,你也可以觀察底部的命令窗口察看相關信息.
7.如果沒寫測試文件的話,在波形模擬窗口右擊相關信號,選擇force...設置想模擬的值或clock...把該量設置為時鍾,然後點工具欄上的Run或Simulation菜單下的Run.

❺ verilog 模擬編譯

testbench是不能被編譯的！
請把testbench在編譯中去掉
testbench 是在模擬時用的

mole test_AND;
reg a,b;//定義兩個寄存器變數a和b
wire out1,out2;//定義兩個線網out1和out2
initial //產生測試數據（激勵信號）
begin
a=0;b=0;
#1 a=1;
#1 b=1;
#1 a=0;
end

initial//監視功能
begin
$monitor("Time=%d a=%b b=%b out1=%b out2=%b",$time,a,b,out1,out2);
end

AND gate1(a,b,out2);/*模塊AND實例，激勵信號通過a和b端進入AND模塊，測試結果從out2輸出*/
NAND gate2(a,b,out1);/*模塊NAND實例，激勵信號通過a和b端進入AND模塊，測試結果從out1輸出*/
endmole

❻ 怎樣在quartus平台上進行verilog程序模擬

一般在quartus平台中用波形模擬。不過一般都用專業的第三方模擬工具modelsim。

模擬分功能模擬和時序模擬,
一 兩種模擬都需要在編譯源*.v程序後,新建一個與源程序同名的*.vwf文件,
二 在*.vwf文件中,由Insert Node or bus 進入,導入全部I/O.
三 在主菜單里的Tools-----Simulator Tool 進入,彈出對話框, 有Simulation Mode 和Simulation Input 兩個在上面的對話框,
①選擇模擬為 Functional ,則右邊的Generate Functional Simulation Netlist 字體變黑,先點擊,生成Netlist,再點 START進行模擬
②選擇時序模擬Timing ,則右邊按鈕為灰色,無法點擊,可直接進行時序模擬,而不用先生成Netlist.

不懂的話可以看下這個文檔http://wenku..com/view/f6084d0e52ea551810a68713.html