① quartus編譯出現如下錯誤，求高手幫助啊
代碼本身沒有什麼問題。我用9.1編譯了一下是好的，可能是你工程設置的問題，把這個文件設置成頂層再編譯一下看。在quartus里打開這個文件，然後project-〉set as top level entity，再編譯
② fpga quartus中由於引腳不夠用沒法進行全編譯怎麼辦
更換晶元，重新進行構建。
③ 如何從quartus ii 引腳文件
在quartus
ii中打開工程，在assignments選項下打開pin
planner，選中准備取消的引腳，直接delete就可以了。關閉pin
planner，取消後的配置自動保存在對應的*.qsf文件中。
還有種方法，用quartus
ii
(或其他任何文本編輯器)
打開工程對應的*.qsf約束文件，直接刪掉想要取消的引腳對應代碼行就可以了。
④ quartus設置引腳後 需要再編譯一次么還是 編譯後設置引腳，然後就可以直接下載了 要證據的啊
可以肯定的告訴你，設置引腳後必須要編譯一次。
不知道你說的編譯是不是包含綜合，布局布線和生成下載文件整個過程。
一般的做法是先綜合，然後根據quartus工具識別出來的頂層IO進行管腳分配，分配完成後進行布局布線然後生成可下載文件進行下載
⑤ quartus ii中怎麼編譯vhdl語言的程序
首先建立一個工程項目，在這個項目中建立VHDL源代碼文件，頂層文件名與項目名相同（但後綴不同）。然後在菜單中選定編譯就行了。
⑥ 關於QUARTUS II編譯的問題。輸出引腳必須是數字。
圖形標志有誤吧，應該是LED[7..0]，裡面兩個點！
⑦ quartusII引腳分配
在進行引腳分配之前，你要先完成頂層原理圖的設計！
也就是："Block Diagram/Schematic File"
在程序或者原理圖中將引腳寫明！
當你完成這些工作之後，按以下步驟進行：
1.你選擇上面菜單中的"assignments"
2.選擇其中有一個"pins",進入，就可以進行引腳設置了！
這些你可以上網自己查查，或者借一本關於Quartus的書籍就可以啦！！
⑧ quartus 選擇哪個器件進行編譯
QuartusII 是Altera公司開發的功能最強大的PLD編譯工具，全面取代MAX＋PLUS
使用步驟：
一、建立工程.
1、「File」→「New Project Wizard」開始新工程的建立設置。『NEXT』
2、指定project的路徑，和project的名稱，頂層文件的名稱（一般與工程名相同）。
3、指定project中要include 的文件。
4、選擇project中要使用的一些EDA TOOLS。
5、選擇所使用的器件的家族「family」 和具體型號。
6、『finish』 完成工程的設置。
二、輸入文件. 在工程中新建設計文件：圖形文件「Block Diagram/Schematic File」，Verilog語言文 件「VerilogHDL File」
1、完成工程文件的輸入,若為頂層文件，則文件名應該保存為與工程名相同。
2、編譯設置:「Assignment」→「Compiler Settings Wizard」→「Next」
3、根據編譯窗口的提示修改錯誤。
4、編譯後會生成編譯報告「Compilation Report」會分成如下幾項：
(1) Analysis＆Synthesis語法檢查，把大電路轉成較小的元件
(2) Fitter 器件資源利用情況，引腳分配情況等
(3) Assembler 連線各元件
(4) Timing Analyzer 時間分析
三、模擬. 完成工程文件的編譯、綜合、時間、分析後就可以建立波形模擬文件進行功能模擬
1、建立模擬文件
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、選擇輸入輸出引腳
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」處選擇「Pins:all」，再按下「 >>」將所有選中的引腳添加到「Seleted Nodes」框，點「OK」→「OK」完成引腳添加。可通過右鍵 修改引腳的顯示方式、屬性、初始值等參數。
3、模擬時間、柵格的設置
Edit→『End Time』 設置模擬結束的時間， 『Grid Size』設置每個柵格表示的時間。模擬時間是 以建立模擬文件時給出的結束時間為准，模擬設置「Wizards」中設定的End Time沒用。
4、模擬編譯設置
『Assignments』→『Wizards』→『Simulator Settings Wizard』→選擇當前要模擬得文件
模擬文件做好後還要將其設置為當前模擬文件，才可以開始模擬。因為有時一個工程需要建立多個 模擬文件，這就需要通過設置確定仿哪個文件了。在選擇模擬類型「Type of simulation」時，「 timing」代表考慮延時，「functional」表示功能型的模擬。
5、先編譯後模擬
『Processing』→『Start Compilation＆Simulation』
6、模擬結束後會生成模擬報告「Simulation Report」
模擬結果並不是出現 在所建立得模擬文件中，在模擬報告中有獨立的模擬結果。
模擬的結果總是與當前的工程文件相對應，工程文件改變後要重新模擬後才有意義。
四、將工程模塊化，利用圖形設計文件建立更大的工程
模塊工程文件（「Block Diagram/Schematic File」或「Verilog HDL File」）編譯模擬成功後就可以 將其模塊化，然後在更高層次將各個模塊級聯起來，構成更大得工程。
1、模塊化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然後編譯器會自動將當前工程完整得編譯一遍，然後生產圖形模塊，放在存放當前工程的文件夾里。
2、更大的工程
（1）建立工程文件
「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」
（2）輸入元件
右鍵→『Insert』→『Symbol』→可以在庫文件中選，也可以通過「瀏覽」將已經建立圖新模塊的 工程載入進來。
（3）連線
⑨ 在Quartus2下編譯程序的具體操作步驟是什麼，求各位懂的大神們指導一下
1.建立工程file -> new project wizard
2.建立文件file -> new -> verilog hdl或者vhdl，對想要編譯文件，在project navigator中選擇set as top-level entity，然後選擇start analysis & synthesis(兩個小箭頭的圖標)
3.建立模擬文件 file -> new -> vector waveform file ，添加要模擬的變數,保存（一定要手動保存），然後在主界面的Assignments -> settings 中的simulator settings中選擇 simulation mode為Functional(一般默認為timing,一定要改掉)，simulator input中先把剛剛建立好的模擬文件.vwf
4.模擬步驟：主界面Processing -> generate functional simulation netlist，然後點擊start simulation（藍色箭頭圖標）
⑩ quartus怎麼編譯使用
可以有增量式編譯