全加器器件编译

⑴ VHDL的问题...... 定义一个 add 全加器，在顶层文件中引用，可以通过component定义，结构体中例化的方式

第二种是把该全加器编译进work.lib。
这就是不同，其余没有不同啦。如果不调用lib，就功能上来说是一样的。

⑵ 数字电路与逻辑设计：设计实现一个两位二进制的全加器。 求详细点的解说...

B0

C0=A0B0

S1=A⊕B⊕C

C1=(AB+AC+BC)``=[(AB)`(AC)`(BC)`]`

见附图

⑶ 全加器的工作原理

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

一位全加器(FA)的逻辑表达式为：

S＝A⊕B⊕Cin；Cout＝AB＋BCin＋ACin，其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用。

比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)；Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。

假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。

对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。

通常，对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度。

⑷ 什么是一位全加器，怎么设计逻辑电路图

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。

一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

逻辑电路图设计如下：

一位全加器(FA)的逻辑表达式为：

S=A⊕B⊕Cin

Co=(A⊕B)Cin+AB

其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；

如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

(4)全加器器件编译扩展阅读：

全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。而其功能设计可以根据组合逻辑电路的设计方法来完成。

通过逻辑门、74LS138译码器、74LS153D数据选择器来实现一位全加器的电路设计，并且实现扩展的两位全加器电路。并且Multisim是一个专门用于电路设计与仿真的工具软件。

⑸ 什么是半加器和全加器,他们之间是怎样运算的

数字系统中算术运算都是利用加法进行的，因此加法器是数字系统中最基本的运算单元。由于二进制运算可以用逻辑运算来表示，因此可以用逻辑设计的方法来设计运算电路。加法在数字系统中分为全加和半加，所以加法器也分为全加器和半加器。 半加器不考虑低位向本位的进位，因此它有两个输入端和两个输出端。
设加数（输入端）为A、B ；和为S ；向高位的进位为Ci+1
函数的逻辑表达式为： S=A+B ； Ci+1=AB+1 由于全加器考虑低位向高位的进位，所以它有三个输入端和两个输出端。
设输入变量为（加数）A、B、 Ci-1，输出变量为 S、 Ci+1
函数的逻辑表达式为：S=ABCi-1+ABCi-1+ABCi-1+ABCi-1=ABCi-1
Ci+1=ABCi-1+ABCi-1+ABCi-1+ABCi-1 =（AB）Ci-1+AB 因为加法器是数字系统中最基本的逻辑器件，所以它的应用很广。它可用于二进制的减法运算、乘法运算，BCD码的加、减法，码组变换，数码比较等

⑹ 如何利用一位全加器实现n位全加器

如何利用一位全加器实现n位全加器
由于在程序的第16行插入了条件编译预处理命令，因此要根据NUM是否被定义过来决定编译那一个printf语句。而在程序的第一行已对NUM作过宏定义，因此应对第一个printf语句作编译故运行结果是输出了学号和成绩。
在程序的第一行宏定义中，定义NUM表示字符串OK，其实也可以为任何字符串，甚至不给出任何字符串，写为：
#define NUM
也具有同样的意义。只有取消程序的第一行才会去编译第二个printf语句。读者可上机试作。
2. 第二种形式：
#ifndef 标识符
程序段1
#else
程序段2
#endif
与第一种形式的区别是将“ifdef”改为“ifndef”。它的功能是，如果标识符未被#define命令定义过则对程序段1进行编译，否则对程序段2进行编译。这与第一种形式的功能正相反。
3. 第三种形式：
#if 常量表达式
程序段1
#else
程序段2
#endif
它的功能是，如常量表达式的值为真(非0)，则对程序段1 进行编译，否则对程序段2进行编译。因此可以使程序在不同条件下，完成不同的功能。

⑺ 结合一位半加器的门级描述和一位全加器的逻辑电路，尝试用Verilog HDL语言描述一位全加器电路

摘要 半加器电路指对两个输入数据位（a、b）相加，输出一个结果位（sum）和进位（cout），但没有计算进位输入的加法器电路。

⑻ 如何用ＶＨＤＬ语言设计四位全加器

VHDL语言设计四位全加器：
library IEEE;
use IEEE.Std_logic_1164.ALL;
entity pro1 is
port(A1,B1,G1BAR,A0,B0,G0BAR:in std_logic;
Y20,Y21,Y22,Y23,Y10,Y11,Y12,Y13:out std_logic);
end pro1;

architecture pro1_arch of pro1 is
begin
Y10<='0' when(B0='0') and ((A0='0') and (G0BAR='0')) else '1';
Y11<='0' when(B0='0') and ((A0='1') and (G0BAR='0')) else '1';
Y12<='0' when(B0='1') and ((A0='0') and (G0BAR='0')) else '1';
Y13<='0' when(B0='1') and ((A0='1') and (G0BAR='0')) else '1';
Y20<='0' when(B1='0') and ((A1='0') and (G1BAR='0')) else '1';
Y21<='0' when(B1='0') and ((A1='1') and (G1BAR='0')) else '1';
Y22<='0' when(B1='1') and ((A1='0') and (G1BAR='0')) else '1';
Y23<='0' when(B1='1') and ((A1='1') and (G1BAR='0')) else '1';
end pro1_arch;

能实现四位二进制数全加的数字电路模块，称之为四位全加器。
http://ke..com/link?url=GaCnz6D-_GQfu1rs_YfE_cZKiwRMcRtEpeLDS2Nn-0UlA39xIq_E2Vw8ttNptjB-kaKIblYblcLCXucw3cbaIK

⑼ 一个vhdl写的全加器，但是编译的时候遇到下面的问题

就好实体名不 要只用个3，，加上字母也好！！后面那句的意思 是你的设计文件没有端口，你检查下你的实体是不是没设置好输入和输出 端口，要么你把程序贴出来吧