fpga算法评估

⑴ 硬件对比评测：英特尔FPGA和英伟达GPU哪

英特尔对两代 FPGA（英特尔 Arria 10 和英特尔 Stratix 10）与英伟达 Titan X Pascal 在不同最新 DNN 上的评估表明：DNN 算法的发展趋势或许有利于FPGA，这种架构在某些任务上的表现大幅超越对手。尽管这些测试是在 2016 年进行的，英特尔的团队已经开始对自家FPGA 在最新 DNN 算法上的运行和优化开始了研究（如 FFT/winograd 数学变换，主动量化（aggressive quantization）和压缩）。
英特尔的团队同时指出，除 DNN 以外，FPGA 在各种对延迟敏感的应用（如自动驾驶辅助系统和工业系统）中也有广泛的前景。

⑵ FPGA功耗的估算精度高吗大约能达到什么精度

额。。频率计的精度要看你实现频率计的方法啊。。不同的方法精度范围不同，不存在把所有方法都概括进去的算法。。。

我的建议是，取2至3个计数器对待测信号和标准信号进行计数，之前最好有个模电模块可以将被测信号滤成方波，这样可以大大提高精度。至于精度算法，

测量频率FX=A/B * F0
误差 E = deltaFX / FX
A为计数器1的值，B为计数器2的值，F0是标准频率
deltaFX是一段时间里FX的微分

好 希望能帮到你啊

⑶ FPGA工程师主要是做什么 需要具备哪些基本知识

最重要的基础是《数字电路》这门课。
其次是掌握一种硬件描述语言（VHDL或Verilog）。
另外，FPGA工程师做的事本质上是硬件设计，因此需要具备一定的硬件设计知识。
一个合格的FPGA工程师需要掌握：
1.Verilog语言及其于硬件电路之间的关系。
2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。
3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。
4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%
，时序电路，并且能用Verilog语言描叙。）。
5.熟悉FPGA设计流程（仿真，综合，布局布线，时序分析）。
6.熟练掌握资源估算（特别是slice,lut,ram等资源的估算）。
7.同步设计原理。

⑷ fpga选型，有没有关于计算速度的指标

NiosII 的处理能力是不太强，建议你先确认你需要的处理能力后再来选型。FPGA中针对速度指标，主要就是你说的芯片等级，这其实已经包含了很多信息，如内部最大时钟频率，接口IO速度，以及高速接口（如SerDes）等信息。 而针对FPGA 中的软核，不同的速度等级，对应的处理能力相差不大，只是在软核和FPGA代码配合时有些差异，这差异主要就是前面所说的那些指标。
另外，图像处理一般都不选用FPGA软核实现，建议使用DSP、ARM等处理能力较强的芯片，FPGA只做辅助控制即可。而且，在成本上，前面有人提到的DSP+FPGA成本也比较有优势。

⑸ 用FPGA实现算法是什么意思

算法有软件的算法，有硬件的算法。
软件的算法一般都是用软件比如C语言，JAVA等来写。这个很好理解，就叫软件算法的实现。

FPGA是可编程逻辑器件。FPGA主要用来实现逻辑电路（数字电路），所以说用FPGA实现某算法就是要用FPGA设计一个数字电路，该电路可以实现这个算法的运算。

比如说加法器。用软件C语言来写的话，就可以写为 c=a+b.
但是用FPGA来做的话，应该是考虑用全加器的级联，或者什么方法来实现。

一般来讲，FPGA有自己的编程语言，常用的是Verilog或者VHDL。
上述加法器也可以写为 C=A+B. 虽然和C一样，但是实现之后，在FPGA内部被映射成了很多基本门电路，与或非门，寄存器，锁存器等。而C语言写的东西则被编译成了计算机能够处理的机器码，汇编码。

一个变成指令，一个变成电路。

FPGA实现算法和单纯的画电路图又有区别。怎样又快又省资源，省电力的完成FPGA电路的设计，是FPGA实现算法关注的领域。就和软件要关注执行实现和内存占用量一样。

总之，最简单的理解，FPGA的算法就是逻辑电路，是硬件。

⑹ fpga算法 dsp算法 加密解密算法 三者有什么区别

对搞FPGA硬件没什么帮助，因为纯粹是算法，只会应用到一些和算法相关的，如噪声源等，就FPGA这方面来说，所需要知识不多。顶多就是熟悉代码以及模块之间的数据流配合
加解密在FPGA上都是可以实现的，但是FPGA对于算法处理也不是很在行，所以更多的深层次算法，还是要在DSP上做，和FPGA上做算法，本质上没有太大的区别，只是实现方式不同而已，核心还是算法，而不是工具。

目前做算法方面，DSP还是主流，但是FPGA也不少了

⑺ 如何在FPGA上建立MATLAB和Simulink算法原型

工程师通常使用浮点数据类型来测试新的构想和开发初始算法。然而，FPGA和ASIC硬件实现要求转换为定点数据类型，而这往往会造成量化误差。使用
手动工作流程时，通常在HDL编码过程中执行定点量化。在该工作流程中，工程师无法轻易地通过比较定点表示形式和浮点参考值量化定点量化的效应，而分析针
对溢出的HDL实现也同样不易。

为了明智确定所需的小数位数，在开始HDL编码过程之前，工程师需要某种方法来比较浮点仿真结果与定点仿真结果。增加小数位数可以减小量化误差；不过，这种方法需要增加字长（区域增多、功耗升高）。

例如，图5展示了DDC滤波器链路中低通滤波器第一阶段浮点与定点仿真结果的差异。这些差异是因定点量化所致。上方图形显示了浮点与定点仿真结果的重叠效果。下方图形显示了图中每一点的量化误差。工程师可能需要根据设计规范来增加小数位数以减小由此引出的量化误差。

除了选择小数位数之外，工程师还需要优化字长，实现低功耗和区域优化的设计。

在DDC案例研究中，工程师使用Simulink定点模块组将部分数字滤波器链路的字长减少了8位之多（图6）。

利用自动HDL代码生成功能更快生成FPGA原型

在生成FPGA原型时，HDL代码必不可少。工程师手工编写了Verilog或VHDL代码。作为替代选择，使用HDL编码器自动生成HDL代码具有
众多明显优势。工程师可以快速地评估能否在硬件中实施当前算法；迅速评估不同的算法实现，选择最佳方案；并在FPGA上更快地建立算法原型。

对于DDC案例研究而言，可以在55秒内生成了5780行HDL代码。工程师可以浏览并很快理解代码（图7）。自动代码生成功能允许工程师对系统级模型进行更改，并且，通过重新生成HDL代码，该功能可以在数分钟之内生成更新的HDL实现方案。

重用具有协同仿真功能的系统级测试平台进行HDL验证

功能验证：HDL协同仿真使工程师能够重用Simulink模型，将激励驱动至HDL仿真器，并对仿真输出执行交互式系统级分析（图8）。

HDL仿真仅提供数字波形输出，而HDL协同仿真则提供了显示HDL代码的完整视图，并可以访问Simulink的全套系统级分析工具。当工程师观察到预期结果与HDL仿真结果存在差异时，可借助协同仿真进一步了解该失配所产生的系统级影响。

例如，在图9中，频谱仪视图可以使工程师做出明智决定，忽略预期结果与HDL仿真结果之间的失配，其原因是该差异位于阻带区。相比之下，数字波形输出
只是将预期结果与HDL仿真结果的失配标记为误差。尽管工程师最终可能得出相同的结论，但这将需要更多的时间完成所需的分析。

测试覆盖率：工程师可以使用HDL验证工具、Simulink设计验证工具和ModelSim/Questa自动执行代码覆盖率分析。在该工作流程
中，Simulink设计验证工具可针对模型覆盖率生成一套测试用例。HDL验证工具自动使用这一套测试用例运行ModelSim/Questa,收集代
码覆盖率数据，以对生成的代码加以全面分析。

使用FPGA在环仿真加速验证

使用系统级仿真和HDL协同仿真验证DDC算法之后，便可以立即在FPGA目标平台上部署DDC算法。对算法执行基于FPGA的验证（也称为FPGA
在环仿真）可以增强对算法在现实环境中有效运行的信心。相比基于主机的HDL仿真，该验证可以使工程师更快地运行测试方案。

对于DDC算法而言，可以使用Simulink模型驱动FPGA输入激励并分析FPGA的输出（图10）。与HDL协同仿真一样，在Simulink中始终可以利用相关数据进行分析。

图11对比了HDL协同仿真和FPGA在环仿真这两种用于DDC设计的验证方法。在本案例中，FPGA在环仿真的速度是HDL协同仿真的23倍。这样
的速度提升使工程师能够运行更广泛的测试用例并对其设计进行回归测试。这使他们能够识别出有待进一步分析的潜在问题区域。

尽管HDL协同仿真速度较慢，但它却提高了HDL代码的可见性。因此，它很适合针对FPGA在环仿真过程中发现的问题区域进行更详细的分析。

⑻ FPGA如何实现算法

我个人认为 FPGA的算法实现与C的算法有一定关联 但有区别 有些黄金算法在硬件语言描述时很费力，不一定好用 也只有理论联系实践，从实践中来到实践中去，

⑼ 如何用fpga实现算法的硬件加速

首先，利用传统的软件技巧来优化算法，然后将其转向定制指令以加速算法。我们将讨论不同实现方法的性能比较和折衷。
CRC算法可用来校验数据在传输过程中是否被破坏。这些算法很流行，因为它们具有很高的检错率，而且不会对数据吞吐量造成太大影响，因为CRC校验位被添加进数据信息中。但是，CRC算法比一些简单的校验和算法有更大的计算量要求。尽管如此，检错率的提高使得这种算法值得去实施。
一般说来，发送端对要被发送的消息执行CRC算法，并将CRC结果添加进该消息中。消息的接收端对包括CRC结果在内的消息执行同样的CRC操作。如果接收端的结果与发送端的不同，这说明数据被破坏了。
CRC算法是一种密集的数学运算，涉及到二元模数除法(molo-2 division)，即数据消息被16或32位多项式(取决于所用CRC标准)除所得的余数。这种操作一般通过异或和移位的迭代过程来实现，当采用16位多项式时，这相当于每数据字节要执行数百条指令。如果发送数百个字节，计算量就会高达数万条指令。因此，任何优化都会大幅提高吞吐量。
代码列表1中的CRC函数有两个自变量(消息指针和消息中的字节数)，它可返回所计算的CRC值(余数)。尽管该函数的自变量是一些字节，但计算要逐位来执行。该算法并不高效，因为所有操作(与、移位、异或和循环控制)都必须逐位地执行。
列表1：逐位执行的CRC算法C代码。
/*
* The width of the CRC calculation and result.
* Modify the typedef for a 16 or 32-bit CRC standard.
*/
typedef unsigned char crc;
#define WIDTH (8 * sizeof(crc))
#define TOPBIT (1 << (WIDTH - 1))
crc crcSlow(unsigned char const message[], int nBytes)
{
crc remainder = 0;
/*
* Perform molo-2 division, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
/*
* Bring the next byte into the remainder.
*/
remainder ^= (message[byte] << (WIDTH - 8));
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
}
/*
* The final remainder is the CRC result.
*/
return (remainder);
}
1.传统的软件优化
图3：带CRC外围电路和DMA的系统模块示意图。
让我们看一下如何利用传统的软件技巧来优化CRC算法。因为CRC操作中的一个操作数，即多项式(除数)是常数，字节宽CRC操作的所有可能结果都可以预先计算并存储在一个查找表中。这样，通过一个读查找表动作就可让操作按逐个字节执行下去。
采用这一算法时，需要将这些预先计算好的值存储在存储器中。选择ROM或RAM都可以，只要在启动CRC计算之前将存储器初始化就行。查找表有256个字节，表中每个字节位置包含一个CRC结果，共有256种可能的8位消息(与多项式大小无关)。
列表2示出了采用查找表方法的C代码，包括生成查找表crcInit()中数值的代码。
列表2：采用查找表方法的CRC算法C代码。
crc crcTable[256];
void crcInit(void)
{
crc remainder;
/*
* Compute the remainder of each possible dividend.
*/
for (int dividend = 0; dividend < 256; ++dividend)
{
/*
* Start with the dividend followed by zeros.
*/
remainder = dividend << (WIDTH - 8);
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
/*
* Store the result into the table.
*/
crcTable[dividend] = remainder;
}
} /* crcInit() */
crc crcFast(unsigned char const message[], int nBytes)
{
unsigned char data;
crc remainder = 0;
/*
* Divide the message by the polynomial, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
data = message[byte] ^ (remainder >> (WIDTH - 8));
remainder = crcTable[data] ^ (remainder << 8);
}
/*
* The final remainder is the CRC.
*/
return (remainder);
} /* crcFast() */
整个计算减少为一个循环，每字节(不是每位)有两个异或、两个移位操作和两个装载指令。基本上，这里是用查找表的存储空间来换取速度。该方法比逐位计算的方法要快9.9倍，这一提高对某些应用已经足够。如果需要更高的性能，可以尝试编写汇编代码或增加查找表容量以挤出更多性能来。但是，如果需要20、50甚至500倍的性能提高，就要考虑采用硬件加速来实现该算法了。
表1：各种规模的数据模块下CRC算法测试比较结果。
2.采用定制指令方法
CRC算法由连续的异或和移位操作构成，用很少的逻辑即可在硬件中简单实现。由于这一硬件模块仅需几个周期来计算CRC，采用定制指令来实现CRC计算要比采用外围电路更好。此外，无须涉及系统中任何其它外围电路或存储器。仅需要一个微处理器来支持定制指令即可，一般是指可配置微处理器。
当在硬件中实现时，算法应该每次执行16或32位计算，这取决于所采用的CRC标准。如果采用CRC-CCITT标准(16位多项式)，最好每次执行16位计算。如果使用8位微处理器，效率可能不太高，因为装载操作数值及返回CRC值需要额外的周期。图2示出了用硬件实现16位CRC算法的内核。
信号msg(15..0)每次被移入异或/移位硬件一位。列表3示出了在64KB数据模块上计算CRC的一些C代码例子。该实例是针对Nios嵌入式处理器。
列表3：采用定制指令的CRC计算C代码。
unsigned short crcCompute(unsigned short *data_block, unsigned int nWords)
{
unsigned short* pointer;
unsigned short word;
/*
* initialize crc reg to 0xFFFF
*/
word = nm_crc (0xFFFF, 1); /* nm_crc() is the CRC custom instruction */
/*
* calculate CRC on block of data
* nm_crc() is the CRC custom instruction
*
*/
for (pointer = data_block; pointer < (data_block + nWords); pointer ++)
word = nm_crc(*pointer, 0) return (word);
}
int main(void)
{
#define data_block_begin (na_onchip_memory)
#define data_block_end (na_onchip_memory + 0xffff)
unsigned short crc_result;
unsigned int data_block_length = (unsigned short *)data_block_end - (unsigned short
*)data_block_begin + 1;
crc_result = crcCompute((unsigned short *)data_block_begin, data_block_length);
}
采用定制指令时，用于计算CRC值的代码是一个函数调用，或宏。当针对Nios处理器实现定制指令时，系统构建工具会生成一个宏。在本例中为nm_crc()，可用它来调用定制指令。
在启动CRC计算之前，定制指令内的CRC寄存器需要先初始化。装载初始值是CRC标准的一部分，而且每种CRC标准都不一样。接着，循环将为数据模块中的每16位数据调用一次CRC定制指令。这种定制指令实现方式要比逐位实现的方法快27倍。
3.CRC外围电路方法
如果将CRC算法作为硬件外围电路来实现，并利用DMA将数据从存储器转移到外围电路，这样还可以进一步提高速度。这种方法将省去处理器为每次计算而装载数据所需要的额外周期。DMA可在此外围电路完成前一次CRC计算的时钟周期内提供新的数据。图3示出了利用DMA、CRC外围电路来实现加速的系统模块示意图。
在64KB数据模块上，利用带DMA的定制外围电路可获得比逐位计算的纯软件算法快500倍的性能。要知道，随着数据模块规模的增加，使用DMA所获得的性能也随之提高。这是因为设置DMA仅需很少的开销，设置之后DMA运行得特别快，因为每个周期它都可以传递数据。因此，若只有少数字节的数据，用DMA并不划算。
这里所讨论的所有采用CRC-CCITT标准(16位多项式)的算法都是在Altera Stratix FPGA的Nios处理器上实现的。表1示出了各种数据长度的测试比较结果，以及大致的硬件使用情况(FPGA中的存储器或逻辑单元)。
可以看出，算法所用的硬件越多，算法速度越快。这是用硬件资源来换取速度。

⑽ FPGA是什么，有用吗

FPGA是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同，FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析，结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向，对我国科技水平的全面提高具有非常重要的推动作用。

(10)fpga算法评估扩展阅读：

FPGA 器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA 的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。

由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。FPGA的设计流程包括算法设计、代码仿真以及设计、板机调试，设计者以及实际需求建立算法架构，利用EDA建立设计方案或HD编写设计代码，通过代码仿真保证设计方案符合实际要求，最后进行板级调试，利用配置电路将相关文件下载至FPGA芯片中，验证实际运行效果。