① vcs怎麼編譯產生隨機激勵的systemverilog語句
pspice，可以對眾多元器件構成的電路進行模擬分析，這些元器件以符號、模型和封裝三種形式分別存放在擴展名為slb、lib和plb三種類型的庫文件中。*.slb庫中的元器件符號用於繪制電路圖；*.lib庫中的元器件模型用於電路模擬分析；*.plb庫中的元器件封裝形式用於繪制印刷電路板的版圖
Protel包含了電原理圖繪制、模擬電路與數字電路混合信號模擬、多層印製電路板設計（包含印製電路板自動布線）、可編程邏輯器件設計、圖表生成、電子表格生成、支持宏操作等功能，並具有Client/Server （客戶/伺服器）體系結構，同時還兼容一些其它設計軟體的文件格式，如ORCAD，PSPICE，EXCEL等,亦可做PCB板，
Proteus(海神)的ISIS是一款Labcenter出品的電路分析實物模擬系統,可模擬各種電路和IC,並支持單片機,元件庫齊全,使用方便
高頻模擬是MATLAB
② 有沒有什麼軟體運行systemverilog
硬體描述語言要在軟體上進行模擬的，ise和quartus都可以進行簡單的模擬。
③ 誰能幫忙在QuestaSim和ModelSim模擬一下systemverilog for verf
能幫忙在QuestaSim和ModelSim模擬一下systemverilog for verf
1，ModelSim可以直接編譯和添加Xilinx的庫，目前的ise中（在開始菜單xilinx工具下找吧）直接有使用ModelSim編譯庫的工具。完成庫的編譯之後，就是添加庫到ModelSim的模擬環境中，修改modelsim安裝目錄下的modelsim.ini，這樣就完成了庫的添加，在模擬時，僅需要填加生成ip的.v文件。
2，tb自己編寫是最好，xilinx 有些ip是有部分的tb的，但是這些tb僅僅是幫助你了解ip的使用，不具有實用價值，比如mac ddr等
這里附上我N年前編譯模擬庫的筆記，那個時候ModelSim和ise的版本都是很早的版本，不過原理還是一樣的
先得把modelsim.ini改為可寫
在命令行模式下運行：
"compxlib -s mti_se -l all -f all -p D:\Modeltech_6.1c\win32"
編譯好的庫放在：
D:\Xilinx\10.1\ISE\vhdl\mti_se
D:\Xilinx\10.1\ISE\verilog\mti_se
編譯好之後，modelsim.ini 增加下面內容
④ systemverilog 和verilog有什麼區別
systemverilog 其實就是 verilog 一個更新的版本， 發布於21世紀初。 其中增加了一些新的語句，特點。
systemverilog 可以直接寫RTL代碼， 如果代碼里都是組合邏輯的話(always_comb), 就是可綜合的
⑤ 支持uvm/ovm，systemverilog的軟體有哪些
Cadence 的Ncverilog，S家的VCS，Mentor的部分模擬工具都支持的。這都是比較主流的驗證方法學，基本現在大部分EDA模擬軟體都支持。
⑥ system verilog和verilog區別
system verilog可以看做是verilog一個升級版本，但是主要是驗證相關的升級。具體來說只要是下面幾點：
1. 過程語句
相比於Verilog，SV從C中繼承了一些方便的語法。
2.任務和函數，在SV中的fork—join_none線程中，函數可以調用任務，只有這時可以。
3. 局部數據存儲 automatic
動態存儲方式是指在程序運行期間根據需要進行動態的分配存儲空間的方式，包括堆區、棧區。
靜態存儲方式是指在程序編譯期間分配固定的存儲空間的方式。
4. 時間、精度
可以在每個模塊中指明時間參數。
⑦ systemverilog應該用什麼軟體編譯vcs還是modelsim
很多軟體都可以編譯，vcs和quartus都可以，ise沒試過。modelsim只是查看波形的工具
⑧ 大家都用什麼verilog代碼編輯器
on處； 大家都用哪種工具編輯代碼，如果能綜合notepad和sourceinsight兩個的優點就好了
spacecheung (2016-3-15 20:06:19)
用UE，習慣了
k331922164 (2016-3-15 21:48:02)
Sublime
crax4ever (2016-3-15 23:32:00)
VIM XEMACS Sublime
iidestiny (2016-3-16 15:35:02)
UE 可以實現你的需求 1. 不理解你要的高亮和區分是什麼意思。 2. 基本設置就可以，語法高亮文件寫好了就可以做到 3. 要寫腳本支持，估計還需要工程化管理所涉及到的代碼文件。
LostArthur (2016-3-16 22:23:45)
UltraEdit
⑨ 請問關於system verilog編譯的問題
Systemverilog support (in Modelsim) began in version 6.1. Each new release since 6.1 has fixed bugs and added more Systemverilog features.
As of 6.2b, Modelsim supports most of Systemverilog's "design" features, and a great deal of verification features, but not everything.
Also, to use classes, assertions, and random variables, you must buy the "Questa" license feature -- this is not included in the base Modelsim license!
Hint: download the Modelsim 6.2g PE Student Edition from Modelsim's website. The included readme (sysvlog.txt) gives a precise (Systemverilog) feature-list.