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立創eda的編譯

發布時間:2023-12-03 12:09:53

『壹』 EDA中什麼情況下可以直接對頂層文件進行編譯

QuartusII 是Altera公司開發的功能最強大的PLD編譯工具,全面取代MAX+PLUS

使用步驟:

一、建立工程.

1、「File」→「New Project Wizard」開始新工程的建立設置。『NEXT』

2、指定project的路徑,和project的名稱,頂層文件的名稱(一般與工程名相同)。

3、指定project中要include 的文件。

4、選擇project中要使用的一些EDA TOOLS。

5、選擇所使用的器件的家族「family」 和具體型號。

6、『finish』 完成工程的設置。

二、輸入文件. 在工程中新建設計文件:圖形文件「Block Diagram/Schematic File」,Verilog語言文 件「VerilogHDL File」

1、完成工程文件的輸入,若為頂層文件,則文件名應該保存為與工程名相同。

2、編譯設置:「Assignment」→「Compiler Settings Wizard」→「Next」

3、根據編譯窗口的提示修改錯誤。

4、編譯後會生成編譯報告「Compilation Report」會分成如下幾項:

(1) Analysis&Synthesis語法檢查,把大電路轉成較小的元件

(2) Fitter 器件資源利用情況,引腳分配情況等

(3) Assembler 連線各元件

(4) Timing Analyzer 時間分析

三、模擬. 完成工程文件的編譯、綜合、時間、分析後就可以建立波形模擬文件進行功能模擬

1、建立模擬文件

「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」

2、選擇輸入輸出引腳

Edit→「Insert Node or Bus」→「Node Finder」,在「Filter」處選擇「Pins:all」,再按下「 >>」將所有選中的引腳添加到「Seleted Nodes」框,點「OK」→「OK」完成引腳添加。可通過右鍵 修改引腳的顯示方式、屬性、初始值等參數。

3、模擬時間、柵格的設置

Edit→『End Time』 設置模擬結束的時間, 『Grid Size』設置每個柵格表示的時間。模擬時間是 以建立模擬文件時給出的結束時間為准,模擬設置「Wizards」中設定的End Time沒用。

4、模擬編譯設置

『Assignments』→『Wizards』→『Simulator Settings Wizard』→選擇當前要模擬得文件

模擬文件做好後還要將其設置為當前模擬文件,才可以開始模擬。因為有時一個工程需要建立多個 模擬文件,這就需要通過設置確定仿哪個文件了。在選擇模擬類型「Type of simulation」時,「 timing」代表考慮延時,「functional」表示功能型的模擬。

5、先編譯後模擬

『Processing』→『Start Compilation&Simulation』

6、模擬結束後會生成模擬報告「Simulation Report」

模擬結果並不是出現 在所建立得模擬文件中,在模擬報告中有獨立的模擬結果。

模擬的結果總是與當前的工程文件相對應,工程文件改變後要重新模擬後才有意義。

四、將工程模塊化,利用圖形設計文件建立更大的工程

模塊工程文件(「Block Diagram/Schematic File」或「Verilog HDL File」)編譯模擬成功後就可以 將其模塊化,然後在更高層次將各個模塊級聯起來,構成更大得工程。

1、模塊化

『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然後編譯器會自動將當前工程完整得編譯一遍,然後生產圖形模塊,放在存放當前工程的文件夾里。

2、更大的工程

(1)建立工程文件

「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」

(2)輸入元件

右鍵→『Insert』→『Symbol』→可以在庫文件中選,也可以通過「瀏覽」將已經建立圖新模塊的 工程載入進來。

(3)連線

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