hdl綜合器與c編譯器的區別

① 說明高級語言編譯器和EDA綜合器的區別

高級語言編譯器和EDA綜合器的區別如下
1、DA是電子設計自動化縮寫,是九十年代初從CAD計算機輔助設計、CAM計算機輔助製造、CAT計算機輔助測試和CAE計算機輔助工程的概念發展而來的。EDA技術是以計算機為工具,根據硬體描述語言完成的設計文件,自動地完成邏輯編譯、化簡、分割、綜合及優化、布局布線、模擬以及對於特定目標晶元的適配編譯和編程下載等工作。
2、高級語言編譯器是指把用高級程序設計語言書寫的源程序，翻譯成等價的機器語言格式目標程序的翻譯程序。編譯程序屬於採用生成性實現途徑實現的翻譯程序。其以高級程序設計語言書寫的源程序作為輸入，而以匯編語言或機器語言表示的目標程序作為輸出。編譯出的目標程序通常還要經歷運行階段，以便在運行程序的支持下運行，加工初始數據，算出所需的計算結果。以上就是說明高級語言編譯器和EDA綜合器的區別。

② 硬體描述語言(HDL)的攪局者-Chisel

Chisel是晶元設計領域的一種新硬體描述語言，旨在提升數字電路設計的靈活性和重用性。以下是關於Chisel的詳細解答：

• 定義與背景：Chisel全稱為Constructing Hardware In a Scala Embedded Language，由UC Berkeley的研究人員在DAC會議上提出。它是一個基於Scala的DSL，專門用於數字電路設計。

• 核心特點：

  • 融合Scala：將硬體構造原語融入Scala，使設計師能夠利用現代編程語言構建復雜電路。
  • 可綜合Verilog代碼：Chisel生成的可綜合Verilog代碼支持高級電路生成和設計重用，如標准庫中的FIFO隊列和仲裁器。
  • 強大的庫支持：提供數據集合等庫支持，方便設計師進行電路設計。
  • 嚴格的類型系統：有助於早期發現錯誤，提高設計的可靠性。
  • 面向對象和函數式編程：提升抽象層次和控制精度，使電路設計更加靈活和高效。

• 工作流程：

  1. 代碼轉化：Chisel編譯器將代碼轉化為抽象語法樹。
  2. Firrtl代碼生成：Firrtl編譯器處理AST生成Firrtl代碼。
  3. Verilog轉換：Firrtl編譯器將Firrtl代碼轉換為Verilog，以便進行後續的電路模擬和合成。

• 應用與挑戰：

  • 應用：Chisel在RISCV領域有所應用，如香山開源處理器。
  • 挑戰：
  • 學習曲線：基於Scala的Chisel需要學習者具備相關編程基礎，對非專業電路設計者來說有一定的難度。
  • 命名混亂：Chisel到Verilog的轉換可能導致命名混亂，影響問題追蹤和代碼覆蓋率。
  • EDA工具支持：主流EDA工具如VCS等目前還不支持Chisel。
  • 構建工具需求：sbt構建工具的性能和硬體需求較高，可能需要特定環境支持。

• 最新開源地址：Chisel3的最新開源地址為github.com/freechipspro…。