編譯原理verilog

『壹』 verilog怎樣生成原理框圖

RTL視圖
編譯通過後
Tools --> Netlist Viewers ----> RTL Viewer

框圖的生成為 ：
File -- >Create/Update ---> Create Symbol Files for Current file

『貳』 和verilog預編譯的區別

這兩種語言都是用於數字電子系統設計的硬體描述語言，而且都已經是 IEEE 的標准。 VHDL 1987 年成為標准，而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發的，而 Verilog 是一個公司的私有財產轉化而來的。

『叄』 quartus II 中如何用verilog源文件生成原理圖

1、打開quartus II，用verilog源文件，先點擊file文件，下來菜單點擊create/update。

『肆』 請教verilog的語句解析。assign a= (b=1)(c && d) 1'b1:1'b0:1'b0;

當b=0的時候a的值為0，當b=1時，a的值取決於c，d的值，當c=1，d=1時a的值等於1，當c=1，d=0或者c=0，d=1或者c=0，d=0時a的值為0。

首先會判斷b的值是否等於1，等於0，則直接對a進行賦值為0，如果b的值為1，那麼會執行(c && d) ? 1'b1:1'b0，然後根據c&&d的結果判斷賦值的結果，當c=1，d=1，時a賦值為1，其他情況都賦值為0。

(4)編譯原理verilog擴展閱讀：

Verilog是一種大小寫敏感的硬體描述語言。其中，它的所有系統關鍵字都是小寫的。

Verilog具有一些編譯指令，它們的基本格式為`<keyword>，注意第一個符號不是單引號，而是鍵盤上數字1左邊那個鍵對應的撇號。常用的編譯指令有文本宏預定義`define、`include，它們的功能與C語言中類似，分別提供文本替換、文件包含的功能。

三目運算符「表達式1？表達式2：表達式3」，的執行為，先判斷表達式1的結果，結果為真執行表達式2，否則執行表達式3。

Verilog還允許設計人員為每個延遲時間設置最大值、典型值、最小值，在編譯階段可以通過編譯代碼選擇其中一個。

參考資料來源：網路-VerilogHDL

『伍』 VERILOG中編譯、適配、綜合、下載是什麼意思

我盡量用簡單的語言說明一下。
編譯：對文本描述的verilog語言進行分析並進而轉化為能夠供下載到FPGA(為了跟你所問的問題相對應，此處就針對FPGA等可配置器件流程展開回答，本來verilog也可以用於ASIC（專用集成電路）設計的)。它是一個包含多個概念的統一說法。編譯可以包含語法分析、綜合、適配等多個環節。
綜合：綜合是把verilog語言描述的抽象層次較高的設計描述轉化成為抽象層次較低的電路網表，表現為一般的數字邏輯，能夠對應到具體的門級邏輯。
適配：把綜合後的具體數字邏輯映射到具體的不同型號當中的FPGA器件中去，包括選擇哪一些基本邏輯單元（主要包含LUT和寄存器單元等），以及布局布線等。
下載：下載就是將整個編譯過程完成的可下載二進制信息通過下載線從計算機端傳遞到FPGA開發板端，並完成FPGA內部電路的具體配置（LUT中的存儲信息以及連接線的連接開關設置等等），形成具有相應功能的功能電路。

『陸』 verilog原理圖編譯錯誤，各個模塊單獨編譯沒錯，請指導

好吧，根據樓主的描述我給出以下幾個可能性，請樓主自己試試。希望能幫助你解決問題。 1.你編譯下看看是不是有編譯錯誤。如果有錯誤肯定是不行的。 2.檢查一下MMC卡是不是安裝正確且到位。確保MMC安裝好了。 3.很重要的一點，西門子300的PLC有一種情況（其實不光300,200也有這個問題）：當你使用的M變數超范圍時，編譯時沒有錯誤的，但是下載會有問題，各種犀利的錯誤。比如西門子200的跳轉指令，LBL設置一個1000也是沒問題的，編譯不報錯，但是不能下載。所以檢查你的從程序是不是使用M超出范圍了。

『柒』 Notepad++ 編譯verilog 文件

Nodepad++應該只是一個編輯器，無法完成Verilog文件的編譯，可以使用Xilinx 的軟體ise完成綜合，布局布線等。

『捌』 VHDL與Verilog在FPGA開發中的比較

硬體描述語言HDL（Hardware Describe Language）

HDL概述

隨著EDA技術的發展，使用硬體語言設計PLD/FPGA成為一種趨勢。目前最主要的硬體描述語言是VHDL和Verilog HDL。 VHDL發展的較早，語法嚴格，而Verilog HDL是在C語言的基礎上發展起來的一種硬體描述語言,語法較自由。 VHDL和Verilog HDL兩者相比，VHDL的書寫規則比Verilog煩瑣一些，但verilog自由的語法也容易讓少數初學者出錯。 國外電子專業很多會在本科階段教授VHDL,在研究生階段教授verilog。從國內來看，VHDL的參考書很多，便於查找資料，而Verilog HDL的參考書相對較少，這給學習Verilog HDL帶來一些困難。 從EDA技術的發展上看，已出現用於CPLD/FPGA設計的硬體C語言編譯軟體，雖然還不成熟，應用極少，但它有可能會成為繼VHDL和Verilog之後，設計大規模CPLD/FPGA的又一種手段。

選擇VHDL還是verilog HDL？

這是一個初學者最常見的問題。其實兩種語言的差別並不大，他們的描述能力也是類似的。掌握其中一種語言以後，可以通過短期的學習，較快的學會另一種語言。 選擇何種語言主要還是看周圍人群的使用習慣，這樣可以方便日後的學習交流。 當然，如果您是集成電路（ASIC）設計人員，則必須首先掌握verilog，因為在IC設計領域，90％以上的公司都是採用verilog進行IC設計。對於PLD/FPGA設計者而言，兩種語言可以自由選擇。

學習HDL的幾點重要提示

1.了解HDL的可綜合性問題：

HDL有兩種用途：系統模擬和硬體實現。 如果程序只用於模擬，那麼幾乎所有的語法和編程方法都可以使用。 但如果我們的程序是用於硬體實現（例如：用於FPGA設計），那麼我們就必須保證程序「可綜合」（程序的功能可以用硬體電路實現）。 不可綜合的HDL語句在軟體綜合時將被忽略或者報錯。 我們應當牢記一點：「所有的HDL描述都可以用於模擬，但不是所有的HDL描述都能用硬體實現。」

2. 用硬體電路設計思想來編寫HDL:

學好HDL的關鍵是充分理解HDL語句和硬體電路的關系。 編寫HDL，就是在描述一個電路，我們寫完一段程序以後，應當對生成的電路有一些大體上的了解， 而不能用純軟體的設計思路來編寫硬體描述語言。 要做到這一點，需要我們多實踐，多思考，多總結。

3.語法掌握貴在精，不在多

30%的基本HDL語句就可以完成95%以上的電路設計，很多生僻的語句並不能被所有的綜合軟體所支持，在程序移植或者更換軟體平台時，容易產生兼容性問題，也不利於其他人閱讀和修改。建議多用心鑽研常用語句，理解這些語句的硬體含義，這比多掌握幾個新語法要有用的多。

HDL與原理圖輸入法的關系

HDL和傳統的原理圖輸入方法的關系就好比是高級語言和匯編語言的關系。HDL的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設計大規模CPLD/FPGA時顯得很煩瑣，移植性差。在真正的PLD/FPGA設計中，通常建議採用原理圖和HDL結合的方法來設計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，並沒有強制的規定。在最短的時間內，用自己最熟悉的工具設計出高效，穩定，符合設計要求的電路才是我們的最終目的。

HDL開發流程

用VHDL/VerilogHD語言開發PLD/FPGA的完整流程為：

1.文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

2.功能模擬：將文件調入HDL模擬軟體進行功能模擬，檢查邏輯功能是否正確（也叫前模擬，對簡單的設計可以跳過這一步，只在布線完成以後，進行時序模擬）

3.邏輯綜合：將源文件調入邏輯綜合軟體進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。邏輯綜合軟體會生成.edf（edif）的EDA工業標准文件。

4.布局布線：將.edf文件調入PLD廠家提供的軟體中進行布線，即把設計好的邏輯安放到PLD/FPGA內

5.時序模擬：需要利用在布局布線中獲得的精確參數，用模擬軟體驗證電路的時序。（也叫後模擬）

6.編程下載：確認模擬無誤後，將文件下載到晶元中

通常以上過程可以都在PLD/FPGA廠家提供的開發工具（如MAXPLUSII，Foundation，ISE）中完成，但許多集成的PLD開發軟體只支持VHDL/Verilog的子集，可能造成少數語法不能編譯，如果採用專用HDL工具分開執行，效果會更好，否則這么多出售專用HDL開發工具的公司就沒有存在的理由了。

『玖』 verilog編譯指令是什麼

編譯器指令在指令之後的整個編譯過程中有效（可跨越多個文件）
可以理解為對編譯器進行「指示」 告訴編譯器一些用戶定義的規則

VHDL沒有編譯器指令（但是有EDA工具編譯器指令）

某些EDA工具提供只有該工具可識別的編譯器指令（不是標准 可以同時支持verilog和VHDL）

電子設計流程中 rtl到網表（以及各層次網表之間）的轉換叫「綜合」 這種說法是准確的
編譯是軟硬體通用的 意思是把編程語言轉換成機器碼（包括語法檢查）
平時基本上可以理解為一個意思

『拾』 Verilog 編譯過程圖解

如果是Quartus II軟體的話可以在頂層原理圖中手動挨個輸入管腳分配信息，也可以建立一個TCL文檔，把開發板的管教都放進去，然後才在TOOLS裡面有一個TCL執行選項的，直接就自動分配了，不過信號名和管教名要對應起來。如果用ACTEL的LIBERO軟體，它有一個版塊是專門用來管教分配的，也是手動分配就行的。XINLINX的暫時沒用過，抱歉。