❶ 当前主流机使用CACHE的方案,(80386,pentium)后的，如何分块，分多大
高速缓存Cache是位于CPU和主存储器之间规模较小、存取速度快捷的静态存储器。Cache一般由高速RAM (例如双极型存储器或静态MOs存储器)构成，采用的映射方式有直接映像方式、全相联映像和组相联映像方式。可以使程序和数据共享一个Cache，也可以按程序和数据分别设置。还可以把Cache存储器分成若干个体，采用多体N路相联映像。
Cache在CPU中起着举足轻重的作用，借助Cache, CPU可以以较快的速度存取静态存储器中的数据，而且系统成本上升不大。它是微机系统在不大幅度增加成本的前提下，使性能提升的一个非常有效的技术。
Cache的发展历史和现状
Intel 高速缓存结构
为了弥补CPU与内存之间的差距，从80486开始，在CPU内部采用了Cache CPU内部的Cache由硬件进行控制运行，对操作系统和应用软件都是透明的。在80486中，数据和指令都统一存储在同一个高速缓存中，因此也称为“统一的写通式高速缓存”。“写通”的含义是:对高速缓存单元内任何数据的修改，同时必须写入到内存中，以保持高速缓存与内存数据的一致性。这个过程不需要操作系统或应用软件干预。80486只有一级高速缓存。
Pentium 高速缓存结构
Pentium CPU 有两个独立的一级高速缓存，一个为8KB的指令高速缓存(LII Cache )，另一个为8KB的数据高速缓存(L1 Cache)。允许两个高速缓存同时进行指令和数据地存取。为了保证高速缓存中数据的一致性，采用了高速缓存一致性协议(MESI)。在Pentium CPU一级高速缓存中，公共的64位内部总线给两个高速缓存输入数据或指令，每个高速缓存的行长为32个字节，适合于数据的突发传输，一次突发传输可以传送4个64位的数据。
指令高速缓存和数据高速缓存都是双路组相关的(第1路和第2路)。相关是指高速缓存的静态存储器(SRAM)和特征位(TAG)存储区既是分割开的，又是相互联系的。每路分为128个组(0-127)，每组分为:指令高速缓存一致性位(M ESI) 、指令特征位(TAG)、指令高速缓存(SRAM)、数据高速缓存一致性位(MESI) 、数据特征位(TAG)、数据高速缓存(SRAM)。
在数据高速缓存中，一共分为2路，每路4KB (128个双行组)。每个双行组由32个字节构成。每组有自己的特征位，特征位实际上是一个20位的地址，特征地址用于确定所请求的信息是否在高速缓存中。指令存放在指令高速缓存中，它连接在流水线的开头部分(预取单元)。数据高速缓存不必连接流水线的开头部分(预取单元)。数据高速缓存必须准备好，随时提供给寄存器单元(RU)、算术逻辑单元(ALU)、地址生成电路(AU)等使用。
高速缓存只能提供数据和指令的临时存储。当数据从数据高速缓存中撤销时，如果还没有进行对内存的修改，就必须将数据写入到内存中。数据高速缓存可以配置成为写回或写通的工作方式(目前大多为写回方式)，以便一行一行地对内存进行修改。在写回方式中，内存的修改是为了保持数据的一致性。
高速缓存中很少使用的数据要清除掉，以便CPU从内存中读取一行数据时，有空间存放新的数据。为了确保提供最新的数据，目前CPU都采用“高速缓存一致性协议一MESI" 。该协议有4种状态:修改(M)、独占(E)、共享(S)无效(I)。每个高速缓存中的每一行都分配一种状态，以表示存在该处指令或数据的状态。MESI(高速缓存一致性协议)为2位，一般放在指令特征位前。
指令高速缓存中的每一行与一个MESI相关，指令只能够是两种状态的一种，无效状态(工)说明指令不在该高速缓存中，共享状态(S)说明高速缓存与内存的内容都是有效的，因为CPU不能写或修改指令高速缓存的内容。
数据高速缓存需要2个MESI位来表示4种数据状态。由于数据高速缓存可以工作在写回方式，因此数据高速缓存的内容可以修改。这就需要2个另外的标志来标明它们的状态。修改状态(M)说明只有该高速缓存中具有有效数据，独占状态(E )说明只有该高速缓存和内存中具有有效数据。Pentium CPU 的二级高速缓存设计在主板上。
在Pentium 11 CPU 中，一级指令高速缓存(LII Cache)用于预取指令单元(IFU)产生的指令请求。指令预取单元也是唯一可以访问指令高速缓存的单元。指令预取单元只能在指令高速缓存中读取指令，不能改写指令，因此指令高速缓存是只读的。一级数据高速缓存(Ll DCache)用于CPU执行单元(EXU)，执行内存数据的读写请求。执行单元可以在数据高速缓存中读取指令，或者改写指令，因此数据高速缓存是可读的。
在Pentium 11CPU中，二级高速缓存为“统一式高速缓存”。它用于一级缓存中指令或数据没有命中时，由二级缓存提供。如果二级缓存也没有命中，它将发出一个事务请求给总线接口单元(BIU)，从内存中读取指令和数据行。这些读取的指令或数据存放于二级缓存中，同时也被送到一级缓存中。
Alpha 系列处理器
Alpha 21064主频为166/200MHz，片上高缓包含两级。即在芯片内设有直接映像的8KB指令高缓和8KB的数据高缓，在芯片外设有128KB-16MB的片外高缓。Alp ha 2 1164微处理器是Alpha的最新产品，21164的时钟频率可达到300MHz,在Alpha 21164上，片上高缓也包含两级，即除了像21064那样，在芯片内设有直接映像的8KB指令高缓和8KB数据高缓以外，还在芯片内设有96KB三路组相联的统一高缓，作为指令和数据合用的第二级高缓。这个片上高缓极大地减少了一级高缓不命中时存储器访问的平均等待时间。
PowerPC系列处理器
由美国IBM、Apple和Motorola公司联合开发的微处理芯片。PowerPC 601采用0.6pmCMOS工艺，工作主频50/66MHz。只包含一级片上高缓，容量为32KB，组织形式为8路组相联，指令和数据合存。PowerPC 604只在芯片内设有四路组相联的16KB指令高缓和16KB的数据高缓。PowerPC 620包含两级片上高缓，在芯片内设有四路组相联的32KB指令高缓和32KB的数据高缓，在芯片外设有1一128MB的片外高缓。
Super SPARC
美国德州仪器公司(TI)为SUN微系统公司生产的第四代SPARC，采用超标量RISC体系结构。时钟频率最初为33至50MHz，最高可达100MHz。芯片上集成了36K字节Harvard结构的高缓（16KB数据和20KB指令)。
❷ 大家帮小女子翻译一下化学文献，感激不尽，下辈子做牛做马做小老婆
熔点在Reichart Thermover热阶段放大获得的。使用Pye Unicam SP- 1100光谱仪，用溴化钾光盘记录红外光谱。C和H的元素分析则使用Heraeus CHN - O型快速分析仪分别完成。质谱记录采用Finnigan Matt 8430型质谱仪，在电离势为70eV下操作。'H和13C核磁共振谱在299.94和75.43兆赫分别录得，使用Varian 300兆赫仪器以CDC13作为溶剂和MeSi（伊利诺斯协定？）作为内部存储标准。31P 核磁共振谱是使用相同的仪器以CDCl31和加入外部磷酸（D20的85％）在21.42兆赫下测定的。工作中使用的试剂和溶剂是由Fluka（布克斯，瑞士）获得的。
属于专业解释，你要自己理解部分：
第一句，好像句子不全或者Microscope有误。 Reichart Thermover是德文或者俄文标志的生产厂的加热仪器，但是也有一种德国产的化学品中出现。
保留所有外文仪器名称，因为是非英文，德文？
Me$i解释为Illinois Protocol缓存和内存一致性的协议，
来世？这些就过时了，没人再为它烦恼了。
❸ 有谁知道cache的发展过程
纵观PC系统和CPU二十年的发展，随着半导体加工工艺水平的不断提高，CPU和存储器的性能都有了很大的提高。
CPU频率的提高，必然要求系统中存储器的存取速度要提高，还要求其容量要增大。主存储器DRAM容量的提高还是比较快的，但是DRAM读取时间的提高却很慢。从而在速度上与CPU主频的提高产生了极不相配的情况，这样会影响整个系统的性能。二十年来，CPU设计的问题之一就是解决高速CPU和低速DRAM之间的平衡或匹配问题，以求系统性能的整体提高。
在它们之间加入高速缓冲存储器Cache，就是这个问题的解决方案之一。
Cache随CPU的发展而不断改变，可以概括为：从无到有，由小到大，先外后内，纵深配备，软硬兼施。初期的CPU没有Cache，在80386时期出现外部Cache；80486时期开始有内部仅8kB的Cache。Cache的分级也由L1和L2级，发展到L0和L3级的纵深配备；Cache的大小由当初的8kB，直到Merced的1～2MB。为了更好地利用Cache，还专门配有缓存控制指令。
本文回顾了在过去的二十年中，Cache技术的发展历程，并对PC其它设备使用Cache技术作了简单陈述。 PC初期无需Cache在八十年代初，由于CPU主频很低，DRAM的存取时间甚至快于CPU存取时间，因此无需Cache。例如，当时PC机采用8088CPU，系统主频为4.77MHz，一个基本总线周期为4拍，即840ns。此时64kB的DRAM存取周期200ns，造成DRAM等待CPU的执行的局面，无需Cache。
在PC/AT机采用80286CPU后，系统主频增加到10MHz，1个基本总线周期为2拍，即200ns。此时必须用读取时间为100ns的DRAM。在采用25MHz的80386DX时，一个基本总线周期为2拍，即80ns，当时已没有速度相匹配的DRAM可用。解决方案有2种：一种是在基本总线周期中插入等待，降低CPU的处理能力；另一种是采用内部和外部Cache，使用SRAM芯片以提高存储器的读取速度。80386没有L1 Cache80386初期主频为20MHz。Intel公司十分重视80386的设计制造，把它定位于“新一代个人电脑架构”，想把一些新技术设计在芯片中。但由于当时工艺所限，内置高速缓存的芯片体积过大，造成成本上升，同时工期有限，几经权衡，最后决定在80386芯片不设置高速缓冲存储器，可以生产另外的Cache，以配合80386运作。
尽管人们意识到CPU主频的增加与内存DRAM存取时间过慢的矛盾已愈加突出，但因条件所限，80386内部没有L1 Cache，只有外部的Cache。80486出现Cache80486是由80386CPU加80387数字协处理器以及8kB Cache构成。
当CPU的时钟频率继续增加时，外部Cache的SRAM芯片速度也要相应提高，这样会增加系统成本，为此在设计80486时采用了内部Cache。
80486芯片内由8kB的Cache来存放指令和数据。同时，80486也可以使用处理器外部的第二级Cache,用以改善系统性能并降低80486要求的总线带宽。Cache可以工作在80486所有的操作模式：实地址模式、保护模式和X86模式。对Cache的操作是由系统自动进行的，对程序员透明。而在多处理器系统中，可能要求系统软件的干预。对于一般的计算机，在系统CMOS设置中均有Cache使用模式的设置。
80486内部Cache是一个4路组相联Cache，在主存储器中给定单元的数据能够存储在Cache内4个单元中的任何一个。这种4路相联方式是高命中率的全相联Cache和快速的直接映像Cache的一种折衷，因而能进行快速查找并获得高的命中率。Peutium的分离L1 Cache和L2 CachePentium处理器采用了超标量结构双路执行的流水线，有分支预测技术。
由于Pentium设计有2条并行整数流水线，可同时执行2条命令。整数单元的潜在处理能力实际可增加一倍，处理器也需要对命令和数据进进双倍的访问。为使这些访问不互相干涉，Intel把在486上共用的内部Cache，分成2个彼此独立的8kB代码Cache和8kB数据Cache，这两个Cache可以同时被访问。这种双路高速缓存结构减少了争用Cache所造成的冲突，提高了处理器效能。Pentium的Cache还采用了回写写入方式，这同486的贯穿写入方式相比，可以增加Cache的命中率。此外，还采用了一种称为MESI高速缓存一致性协议，为确保多处理器环境下的数据一致性提供了保证。Pentium Pro内嵌式L2 Cache为使Pentium Pro的性能超过Pentium,必需使用创新的设计方法。Pentium Pro使用了新的超标量和级流水线技术，包括无序执行、动态分支预测和推测执行的动态执行新技术。它可以使CPU在一个时钟周期执行3条微操作。CPU并行处理速度的加快，意味着它同时处理指令和数据的数量增加，为不使CPU处于等待状态，需要重新设计Cache。
Pentium Pro在片内第一级Cache的设计方案中，使指令Cache与数据Cache分别设置。指令Cache的容量为8kB，采用2路组相联映像方式。数据Cache的容量也为8kB，但采用4路组相联映像方式。Pentium Pro采用MESI(修改、排他、共享、作废)协议来维持Cache和主存储器之间的一致性。通常，人们总以为，像Pentium Pro这样的3路超标量结构的微处理器会采用更大容量的片内第一级Cache和更大的第二级Cache。然而，Intel公司的设计者却选择了另一条设计思路——设计一种Cache存储阶层结构，使得能够从一个Cache流动到另一个Cache，而不用阻塞执行。
Pentium Pro采用了内嵌式或称捆绑式L2Cache，大小为256kB或512kB。此时的L2已经用线路直接连到CPU上，益处之一就是减少了对急剧增多L1 Cache的需求。L2 Cache还能与CPU同步运行。即当L1 Cache不命中时，立刻访问L2 Cache，不产生附加延迟。为进一步减少因要访问的信息不在高速缓冲中时所带来的性能损失，Pentium Pro的L1和L2都设计成非锁定型。即当哪个Cache中没有CPU所需的信息时，它不妨碍后面访问Cache的处理过程。Cache可以直接处理最多4次的Cache缺页情况，借助CPU的内存有序缓冲区可以顺序保存最多12次的内存访问。非锁定型Cache适用于Pentium Pro的乱序执行核心，因为在可能引发流水线延迟的长等待内存操作期间，这些Cache可以让CPU继续运行。
Pentium Pro的如此捆绑封装，带来器件成本提高。一方面专用的L2 cache芯片成本高，另一方面两个不同功能的芯片只有放在一起联结后才能最后测试其性能的完整性。而当其中有一个有缺陷时，两个芯片都被报废。在以后的Pentium Pro产品中，又将L2 Cache从芯片中去掉。Pentium MMX容量增大的L1和L2CachePentium MMX是能运行多媒体指令MMX的高能奔腾处理器。Pentium MMX具有改进的分支预测和增强型流水线技术，并将L1 Cache容量增加到32kB，L2 Cache为512kB。
Pentium MMX的片内L1数据和指令的Cache，每个增到16kB，4路相联。较大的独立内部Cache、减少平均内存存取时间，同时提供对近期所用指令和数据的快速存取，性能因此得到提高。数据Cache支持采用回写方式更新内存。
由于CacheL1容量的增大，使当时的应用程序运行速度提高了10％左右。PentiumⅡ设有双独立总线连接L2 CachePentiumⅡ是Pentium Pro的改进型，具有MMX指令，使用动态执行技术，采用双独立总线结构。PentiumⅡ同样有2级Cache，L1为32kB(指令和数据Cache各16kB)是Pentium Pro的一倍。L2为512kB。
Pentium Ⅱ与Pentium Pro在L2 Cache 的不同是由于制作成本原因。L2 Cache已不在内嵌芯片上，而是与CPU通过专用64位高速缓存总线相联，与其它元器件共同被组装在同一基板上，即“单边接触盒”上。双独立总线结构就是：L2高速缓存总线和处理器至主内存(Processor－to－main－memory)的系统总线。 PentiumⅡ处理器可以同时使用这两条总线，与单一总线结构的处理器相比，该处理器可以进出两倍多的数据,可允许 PentiumⅡ处理器的L2高速缓存比Pentium处理器的L2高速缓存要快1倍。随着 PentiumⅡ处理器主频的提高，L2高速缓存的速度也将加快。最后，流水线型系统总线可允许同时并行传输，而不是单个顺序型传输。改进型的双重独立总线结构，可以产生超过与单总线结构三倍带宽的性能。另外，在PentiumⅡ中，采用了ECC技术，此技术应用到二级高速缓存中，大大提高了数据的完整性和可靠性。
为开发低端市场，曾在 PentiumⅡ的基板上除去L2，牺牲一些性能，制造廉价CPU。这就是最初的Celeron处理器。以后的Celeron仍加有较小的片上L2 Cache，其大小为128kB。PentiumⅢ的L2 Cache增大PentiumⅢ也是基于Pentium Pro结构为核心，在原有MMX多媒体指令的基础上，又增了70多条多媒体指令。它使用动态执行技术，采用双独立总线结构。
PentiumⅢ具有32kB非锁定L1 Cache和512kB非锁定L2 Cache。L2可扩充到1～2MB，具有更合理的内存管理，可以有效地对大于L2缓存的数据块进行处理，使CPU、Cache和主存存取更趋合理，提高了系统整体性能。在执行视频回放和访问大型数据库时，高效率的高速缓存管理使PⅢ避免了对L2 Cache的不必要的存取。由于消除了缓冲失败，多媒体和其它对时间敏感的操作性能更高了。对于可缓存的内容，PⅢ通过预先读取期望的数据到高速缓存里来提高速度，这一特色提高了高速缓存的命中率，减少了存取时间。Merced设有L0即将推出的第7代处理器Merced主频可达1GHz。很明显，对Cache的要求更高了。为此，lntel本着“大力提高执行单元和缓存间数据交换速度”的思想，在芯片内开发新的Cache，并增加L1 Cache的容量，来平衡CPU和DRAM间的速度。
为此，在Merced的片上最接近执行单元旁再设另一处Cache，称为L0缓存，是指令/数据分离型。由于L0Cache在物理位置上比L1离执行单元更近，布线距离的缩短，使它与执行单元间的数据交换速度比L1还快，可以进一步提高工作主频。
同时，还要在芯片内部配置超过1MB的大容量L1 Cache。芯片内部Cache比外部Cache更易于提升与执行单元间的数据传送速度。内部Cache的加大，执行单元不易发生“等待”。现行的内部Cache容量仅为32kB～128kB。内部Cache容量的增加会引起芯片面积增大，提高制造成本。但大部分公司认为，由于内部Cache容量增大而导致成本的上扬，可以用制造技术来弥补。与Cache相配合的缓存控制指令为进一步发挥Cache的作用，改进内存性能并使之与CPU发展同步来维护系统平衡，一些制造CPU的厂家增加了控制缓存的指令。如Intel公司在PentiumⅢ处理器中新增加了70条3D及多媒体的SSE指令集。其中有很重要的一组指令是缓存控制指令。AMD公司在K6－2和K6－3中的3DNow!多媒体指令中，也有从L1数据Cache中预取最新数据的数据预取指令(Prefetch)。
PentiumⅢ处理器的缓存控制指令，用于优化内存连续数据流。针对数据流的应用需要对以前的Cache运作方式进行了改进，减少了一些不必要的中间环节，节省了时间，增加了CPU数据总线的实际可用带宽，也提高了Cache的效率。
有两类缓存控制指令。一类是数据据预存取(Prefetch)指令，能够增加从主存到缓存的数据流；另一类是内存流优化处理(Memory Streaming)指令，能够增加从处理器到主存的数据流。这两类指令都赋予了应用开发人员对缓存内容更大控制能力，使他们能够控制缓存操作以满足其应用的需求。
数据预存取指令允许应用识别出所需的信息，并预先将其从主存中取出存入缓存。这样一来，处理器可以更快地获取信息，从而改进应用性能。为了进一步削减内存延迟，内存访问还可以与计算机周期保持流水操作。例如，如果一个应用需要计算一些数值以供3D图形使用，当它在计算一个值的同时就可以预取下一个需要计算的数值。
内存流优化处理指令允许应用越过缓存直接访问主存。通常情况下，处理器写出的数据都将暂时存储在缓存中以备处理器稍后使用。如果处理器不再使用它，数据最终将被移至主存。然而，对于多媒体应用来就，通常不再需要使用这些数据。因此，这时将数据尽快地移到主存中则显得至关重要。采用了PentiumⅢ处理器的内存流优化处理指令后，应用程序就能让数据搭乘“直达快车”，直接到达主存。当数据流直接到达主存时，处理器负责维护缓存的一致性。因为这种方式避免了为数据流留出空间清空缓存的当前内容，从而也提高了缓存的利用率。
总而言之，缓存控制指令改进了进出处理器的数据据流，使处理器保持其高速率运作。通过这些指令(同时还需要一些专为其设计以使其发挥优势的软件)，商业用户可以在操作系统和图形设备驱动程序中感受其性能优势。Cache在PC中其它设备的应用Cache作为一种速度匹配技术，不仅用在提高CPU对内存的读写速度上，而且也用在CPU结构的其它部分和PC系统中。
PC的显示系统中，由于3D应用的迅猛发展，大量的显示内存使用着高速缓存技术，如前台缓存、后台缓存、深度缓存和纹理缓存等。
PC的磁盘系统中，为提高内存对磁盘(主要是硬盘)的读写速度，就要建立磁盘高速缓存。因为DRAM内存的存取速度对CPU来说较慢，但对磁盘的存取速度却是很快的。这是因为磁盘存储系统包含有磁头的机械运动，而机械运动无法跟传送电信号的电子速度相比。此外，磁头中电与磁的信号转换也对速度有影响。这样，为了提高磁盘存取速度而采用Cache也就顺理成章了。硬盘Cache无需使用高速的SRAM，它只需在内存(DRAM)中划出一个区域，作为专用的磁盘缓冲区，采用一定的数据结构，即可实现磁盘存取的Cache技术。它的过程也是把即将访问的数据整块地拷贝到高速缓存区中，然后内存再到高速缓存中去逐个读取数据。由于数据在RAM空间内部传送要比在RAM与磁盘间传送快得多，系统由此提高了存取速度。
硬盘的Cache可以放在常规内存中。不过，为了不占用宝贵的用户程序空间，通常是把它设在扩展内存或扩充内存里。硬盘Cache是由人们共知的SMARTDRIVE.EXE文件自动建立的，用户只需在AUTOEXEC.BAT与CONFIG.SYS中加入相应的命令行就成了。
在较慢速的其它外围设备和内存的数据交换中，在网络通讯中,都需要使用Cache技术。推而广之，凡是在传输速度有较大差异的设备之间，都可以利用Cache的速度匹配技术。结束语PC中的Cache主要是为了解决高速CPU和低速DRAM内存间速度匹配的问题，是提高系统性能，降低系统成本而采用的一项技术。随着CPU和PC的发展，20年来，现在的Cache已成为CPU和PC不可缺少的组成部分，是广大用户衡量系统性能优劣的一项重要指标。据预测，在21世纪初期，CPU主频加快发展的趋势，加上内存DRAM的存取时间也会提高，从系统的性价比考虑，Cache的配备仍然是重要的技术之一。
❹ java 既然有mesi协议为什么还有可见性问题
重排序也会导致可见性问题。我感觉mesi在操作系统中通过cpu指令已经帮我们实现了，因此cache-主存一致性问题不会导致可见性问题。我也不敢确定，楼主觉得呢？
❺ COA中mesi协议的解题方法
纵观PC系统和CPU二十年的发展，随着半导体加工工艺水平的不断提高，CPU和存储器的性能都有了很大的提高。 CPU频率的提高，必然要求系统中存储器的存取速度要提高，还要求其容量要增大。
MESI(Modified Exclusive Shared Or Invalid)(也称为伊利诺斯协议,是因为该协议由伊利诺斯州立大学提出)是一种广泛使用的支持写回策略的缓存一致性协议
❻ c/c++多线程编程中,为什么基本类型不用加锁
首先 你描述的不对 严格来说是在对应的cpu体系下遵循了正确的内存对齐的方式的数据才有不需要加锁的可能
加锁主要是防止partial read/write以及cpu乱序带来的cpu操作可见性问题
举x86-64的例子来说 一个基本类型如果地址无cache splite（落在两个cacheline中） 都可以保证无partial read/write 请参考《intel 开发者手册》第三卷8.1.1.1章
另外一个功能就是杜绝cpu乱序引起的可见性问题了 仅局限于x86-64来说 如果你操控的这个基本类型对于storeload乱序不敏感 做到良好对齐就足够了 当然cpu乱序又是一个更深入的问题了 手机上说不清 一般来说 lock 都带有 mb-aquire的语意 unlock都带有mb-release的语意 因此加锁可以解决乱序问题
另外 题主怀疑多个缓存数据会不一致 这一点是不会发生的 这一点不是由操作系统保证的 而是每种cpu硬件都会遵守类似于mesi的缓存一致性协议 缓存的数据更改会在fsb上传递给各个其他cpu 这种复杂的一致性方式带来了性能问题 于是又引入了storebuffer和invalidate queue等机制来优化 从而导致cpu乱序的发生 又引入了各种memory barrior指令在必要时防止乱序的发生 在应用层这些被封装在各种锁里
上面所说局限于smp结构
❼ volitate 原理
volatile保证多线程可见性，volatile修饰的变量不会引起上下文切换和调度
cpu缓存，cpu运算速度与内存读写不匹配，因为cpu运算速度比内存读写快的多
从主内存中获取或者写入数据会花费很长时间，现在大多数cpu都不会直接访问内存，而是访问cpu缓存，cpu缓存是cpu与主内存之间的临时存储器，容量小，交换速度快，缓存中的数据是内存中的一小部分数据，是cpu即将访问的。当cpu调用大量数据时候，就先从缓存中读取从而加快读取速度
按照读取顺序与cpu结合的紧密程度，cpu缓存分为
一级缓存：L1位于cpu内核旁边，是与cpu结合最为紧密的cpu缓存
二级缓存：L2分为内部和外部两种芯片，内部芯片二级缓存运行速度与主频相同，外部芯片二级缓存运行速度则只有主频的一半
三级缓存，只有高端的cpu才有
每一级缓存中所存储的数据都是下一级缓存中存储的数据的一部分
cpu要读取一个数据的时候，首先从一级缓存中查找，如果没有就从二级中查找，如果还没有就从三级缓存中或者是内存总进行查找，一般来说，每级缓存的命中率大概有0.8左右，也就是全部数据量的0.8可以在一级缓存中查到，只有剩下的0.2总数据量从二级缓存中或者是三级缓存或者是内存中读取
缓存行：缓存是分line的，一个段对应一个缓存行，是cpu缓存种可分配的最小存储单元，通常是64字节：当cpu看到一条读取内存的指令的时候，会把内存地址传递给一级缓存，一级缓存会检查它是否有这个内存地址对应的缓存段，如果没有就把整个缓存段从内存共或者更高级的缓存种加载进来。
cpu执行计算的过程为：程序和数据被加载到主内存中，指令和数据被加载到cpu缓存中，cpu执行指令将结果写入cpu缓存中，cpu缓存中的数据写回到主内存中，但是这种方式仅限于单核cpu的时候
如果服务器是多核cpu呢，
多核处理器中主内存核处理器一样是分开的，这时候，L3作为统一的高速缓存共享，处理器1拥有自己的L1 L2
这个时候当核0读取了一个字节根据局部性原理，与他相邻的字节同样会被读入核0的缓存中
核3也读取了同样的一个字节，根据局部性原理，与他相邻的字节同样会被读入到核3的数据中
此时，核0和核3的缓存中拥有同样的数据
核0修改了那个字节之后，被修改后那个字节被回写到了核0的缓存中，但是该信息并没有回写到主内存
当核3访问该数据的时候，造成该数据不同步
为了解决这个问题**，当一个cpu修改缓存中的字节的时候，**服务器中其他cpu的会被通知他们的缓存将是为无效，这样核1在修改缓存中的数据的时候，核3会发现自己的缓存中的数据已经无效，核0将自己的写回到主内存中，然后核3将重新读取该数据
将代码转化为汇编指令的时候发现在汇编指令add之前有一个lock指令，lock指令就是关键。
lock指令的作用：在修改内存的时候使用lock前缀指令调用加锁的读修改写操作，保证多处理器系统总处理器之间进行可靠的通讯
1.锁总线，其他cpu对内存的读写请求会被阻塞，直到锁释放，不过实际候来的处理器都采用了缓存缓存代替锁总线，因为总线开销过大，锁总线的时候其他cpu没办法访问内存
2.lock后的写操作会回写已经修改的数据，同时让其他cpu相关缓存行失效，从而重新从内存中加载最新的数据
3.不是内存屏障却能完成内存屏障的功能，阻止屏障两边的指令重排序
嗅探式的缓存一致性协议：所有内存的传输都发生在一条共享的总线上，而所有的处理器都能看到这条总线，缓存本身是独立的，但是内存是共享的。所有的内存访问都要进行仲裁，即同一个指令周期种只有一个cpu缓存可以读写数据。cpu缓存不仅在内存传输的时候与总线打交道，还会不断的在嗅探总线上发生数据交换跟踪其他缓存在做什么，所以当一个cpu缓存代表它所属的处理器读写内存的时候，其他的处理器都会得到通知（主动通知），他们以此使自己的缓存保存同步。只要某个处理器写内存，其他处理器就马上直到这块内存在他们的缓存段种已经失效。。
MESI协议是缓存一致性协议，在MESI协议中每个缓存行有四个状态，Modified修改的，表示这行数据有效，数据被修改了和内存中的数据不一致，数据只存在当前cache中，Exclusive独有的，这行数据有效，数据和内存中的数据一致，数据只存在在本cache中，Shared共享的，这行数据有效，数据和内存中的数据一致，数据存在很多cache中，Invalid这行数据无效，这里的Invalid shared modified都符合我们的嗅探式的缓存一致性协议，但是Exclusive表示独占的，当前数据有效并且和内存中的数据一致，但是只在当前缓存中，Exclusive状态解决了一个cpu缓存在读写内存的之前我们要通知其他处理器这个问题，只有当缓存行处于Exclusive和modified的时候处理器才能写，也就是说只有在这两种状态之下，处理器是独占这个缓存行的，当处理器想写某个缓存行的时候，如果没有独占权就必须先发送一条我要独占权的请求给总线，这个时候会通知处理器把他们拥有同一缓存段的拷贝失效，只要在获得独占权的时候处理器才能修改数据并且此时这个处理器直到这个缓存行只有一份拷贝并且只在它的缓存里，不会有任何冲突，反之如果其他处理器一直想读取这个缓存行（马上就能直到，因为一直在嗅探总线），独占或已修改的缓存行必须要先回到共享状态，如果是已经修改的缓存行，还要先将内容回写到内存中。
volatile变量的读写
工作内存其实就是cpu缓存，当两条线程同时操作主内存中的一个volatile变量时候，A线程写了变量i，此时A线程发出lock指令，发出的lock指令锁总线或者锁缓存行，同时线程b的高速缓存中的缓存行内容失效，线程A想内存中回写最新的i。当线程B读取变量的时候，线程发现对应地址的缓存行被锁了等待锁释放，锁的一致性协议会保证它读取到最新的值。
❽ 高速跟踪缓存是什么
、高速缓存的概念和原理
1、高速缓存出现的原因
高速缓存（Cache）的出现主要是为了解决CPU运算速度与内存读写速度不匹配的矛盾，因为CPU运算速度要比内存读写速度快很多，这样会使CPU花费很长时间等待数据到来或把数据写入内存。为了减少这种情况的发生，人们就想到了使用Cache，它采用一种读写速度要比系统内存快很多的特殊静态内存。系统工作时，将运行时要经常存取的一些数据从系统内存读取到Cache中，而CPU会首先到Cache中去读取或写入数据，如果Cache中没有所需数据（或Cache已满，无法再写入），则再对系统内存进行读写，另外Cache在空闲时也会与内存交换数据。其实质就是是在慢速DRAM和快速CPU之间插入一速度较快、容量较小的SRAM，起到缓冲作用，使CPU既可以以较快速度存取SRAM中的数据，提高系统整体性能，又不使系统成本上升过高。
2、高速缓存的工作原理
Cache的工作原理是基于计算机程序访问的局部性。对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。对这些地址的访问具有时间上集中分布的倾向。数据分布以及工作单元的选择都可以使存储器地址相对集中。这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。根据程序的局部性原理，就为Cache的存在提供了理论依据，系统正是依据此原理，不断地将与当前指令集相关联的一个不太大的后继指令集从内存读到Cache，然后再与CPU高速传送，从而达到速度匹配。
3、高速缓存的分级结构
CPU高速缓存是分级构造的，一般由L1和L2两极构成，通常L1 Cache的速度最快，与CPU核心的距离也最近，但容量较小，而L2 Cache 速度稍慢，但容量较大。Cache采用分级结构的主要理由在于：对于一个典型的一级缓存系统的80％的内存申请都发生在CPU内部，只有20％的内存申请是与外部内存打交道。而这20％的外部内存申请中的80％又与二级缓存打交道。因此，采用分级结构将更加有利于效能的提升和成本的合理分配。
这种分层的高速缓存布局有助于弥合处理器与系统内存速度之间不断加大的差距，处理器速度每年大约提高50％，而DRAM存取速度每年仅提高5％,由于性能不匹配程度的加剧，CPU将增加第三级，甚至第四级高速缓存。
4、高速缓存的构成
目前Cache基本上都是采用SRAM存储器，SRAM是英文Static RAM的缩写，它是一种具有静志存取功能的内存，不需要刷新电路即能保存它内部存储的数据。不像DRAM内存那样需要刷新电路，每隔一段时间，固定要对DRAM刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积，这也是目前不能将Cache容量做得太大的重要原因。它的特点归纳如下：优点，节能、速度快，不必配合内存刷新电路，可提高整体的工作效率。 缺点，集成度低，相同的容量体积较大，而且价格较高，少量用于关键性系统以提高效率。
二、CPU 高速缓存的发展历史
高速缓存最初应用在CPU领域，目前在CPU领域的应用也最为广泛和深入。下面就简单谈谈高速缓存随CPU的发展而不断变化的历史过程。
1、80486开始出现了内部Cache
PC在诞生的初期并不存在Cache的概念，由于CPU主频很低，DRAM的存取时间甚至快于CPU存取时间，因此无需Cache。 80386时代开始出现了外部Cache。在80486时代CPU内部才正式出现了Cache。实际上80486就是由更高主频的80386 加80387数字协处理器以及8kB 内部Cache构成。80486芯片内由8kB的Cache来存放指令和数据。同时，80486也可以使用处理器外部的第二级Cache,用以改善系统性能并降低80486要求的总线带宽。
2、Peutium时代Cache技术发展迅速
Peutium不仅分离L1 Cache和L2 Cache ，而且由于Pentium处理器采用了超标量结构双路执行的流水线，有2条并行整数流水线，处理器也需要对命令和数据进进双倍的访问。为使这些访问不互相干涉，Intel把在486上共用的内部Cache，分成2个彼此独立的8kB代码Cache和8kB数据Cache，这两个Cache可以同时被访问。这种双路高速缓存结构减少了争用Cache所造成的冲突，提高了处理器效能。Pentium的Cache还采用了回写写入方式，这同486的贯穿写入方式相比，可以增加Cache的命中率。此外，还采用了一种称为MESI高速缓存一致性协议，为确保多处理器环境下的数据一致性提供了保证。在Pentium MMX中更是增大了L1的容量，并改进了相关的算法。
3、Pentium Pro出现内嵌式L2 Cache
为使Pentium Pro的性能超过Pentium,必需使用创新的设计方法，Pentium Pro使用了内嵌式L2 Cache，大小为512kB。此时的L2已经用线路直接连到CPU上，好处就是减少了对L1 Cache的需求。L2 Cache与CPU同步运行。当L1 Cache不命中时，立刻访问L2 Cache，不产生附加延迟。为进一步减少因要访问的信息不在高速缓冲中时所带来的性能损失，Pentium Pro的L1和L2都设计成非锁定型。即当哪个Cache中没有CPU所需的信息时，它不妨碍后面访问Cache的处理过程。但限于当时的CPU制造工艺，Pentium Pro的内嵌式L2 Cache 良品率太低，生产成本过高， Pentium Pro成为一款寿命短暂的过渡产品。
4、PentiumⅡ的双重独立总线
PentiumⅡ是Pentium Pro的改进型，具有MMX指令，使用动态执行技术，采用双独立总线结构。PentiumⅡ同样有2级Cache，L1为32kB(指令和数据Cache各16kB)是Pentium Pro的一倍。L2为512kB。
Pentium Ⅱ与Pentium Pro在L2 Cache 的不同主要在于L2 Cache已不在内嵌芯片上，而是与CPU通过专用64位高速缓存总线相联，与其它元器件共同被组装在同一基板上，即“单边接触盒”上。双独立总线结构就是：L2高速缓存总线和处理器至主内存的系统总线， PentiumⅡ处理器可以同时使用这两条总线，与单一总线结构的处理器相比，该处理器可以进出两倍多的数据。
5、PentiumⅢ L2 Cache进一步改进
PentiumⅢ也是基于Pentium Pro结构为核心，在原有MMX多媒体指令的基础上，又增了70多条多媒体指令。它使用动态执行技术，采用双独立总线结构。 PentiumⅢ具有32kB非锁定L1 Cache和512kB非锁定L2 Cache。L2可扩充到1～2MB，具有更合理的内存管理，可以有效地对大于L2缓存的数据块进行处理，使CPU、Cache和主存存取更趋合理，提高了系统整体性能。在执行大数据流量程序时，高效率的高速缓存管理使PⅢ避免了对L2 Cache的不必要的存取。由于消除了缓冲失败，多媒体和其它对时间敏感的操作性能更高了。对于可缓存的内容，PⅢ通过预先读取期望的数据到高速缓存里来提高速度，这一特色提高了高速缓存的命中率，减少了存取时间。
三、其他配件中的高速缓存
Cache从本质上说是一种高速设备和低速设备的速度匹配技术，不仅用在提高CPU对内存的读写速度上，而且在电脑的其它配件中也得到了广泛应用。在较慢速的其它外围设备和内存的数据交换中，甚至在网络通讯中,都需要使用Cache技术。推而广之，凡是在传输速度有较大差异的设备之间，都可以利用Cache的速度匹配技术。
1、主板高速缓存
由于在Pentium II推出之前，CPU只有内部集成的L1 Cache（一级高速缓存），L2Cache（二级高速缓存）都被放置在主板上。Pentium时代的主板上大都用速度较快，容量较大的同步PB SRAM （Pipeline Burst SRAM 管线突发式静态内存），一般为256KB或512KB。当时在主板上还存在Tag SRAM的概念。
Tag SRAM，即标记的静态随机存取存储器，它是在高速缓存系统中配合高速缓存的附加SRAM，它也是高速缓存，只是用在高速缓存电路中记录地址数据，当CPU要读取主存某一个地址中的数据时，会先到高速缓存电路中去寻找，对高速缓存系统的Tag SRAM所记录的地址数据进行搜寻和对比，当高速缓存内也存有此地址的数据时，高速缓存总线的仲裁控制电路即将数据读取传回CPU，若对比Tag SRAM记录的地址数据而找不到此数据的地址时，CPU就会到主存读取数据。因此Tag SRAM与高速缓存的命中率有很大关系。由于现在CPU内部都集成了L2 Cache，故PII以后，主板上都不再集成Cache了。
2、CPU高速缓存的应用
关于CPU高速缓存的发展历史等相关情况，前面已经谈及。这里主要介绍一下目前主流CPU使用高速缓存的情况。
象最新的Northwood P4处理器，不仅采用了0.13 微米工艺生产，其体系结构也有所改变，提高了运算效率（指令周期）。 并且将L2 CACHE的容量由老P4的256K 增加为512K。在性能上有10%左右的提升。
Tualatin 赛扬的二级缓存采用了全速256KB（8路）， Pentium III同样大小的二级缓存，这对于提高CPU的性能有很大的帮助。Tualatin核心赛扬的性能非常不错，在很大程度上就是得益于256KB的全速缓存。这也充分反映出高速缓存对电脑配件性能的影响。
AMD 的Morgan实际上和Palomino核心的毒龙规格相同，只是CPU内部L2 Cache有所不同。最引人注意的一点是改进了Cache算法。在Morgan中包含了一个硬件化的数据预读取规则。这个功能就是在CPU对数据进行了处理之后，预读取设备可以猜测哪些数据是CPU所需要的。如果这些数据并没有在Cache中，那么这个预读取设备就会自动到主内存中去重新获取这个数据；而如果这个数据已经存在于Cache之中的话，那么CPU就会更加快速地得到这个数据。
Athlon XP无疑是AMD今年最成功的产品，它采用了类似于Pentium 4的硬件预读技术--执行跟踪高速缓存，预先将处理器可能需要的数据从主内存读到缓存中，这一过程能明显提高系统总线和内存带宽的利用率，进而提升系统性能。
主要用于服务器的Merced 对Cache的要求更高了。为此，lntel在芯片内开发新的Cache，并增加L1 Cache的容量，来平衡CPU和DRAM间的速度。为此，在Merced的片上最接近执行单元旁再设另一处Cache，称为L0缓存，是指令/数据分离型。由于L0Cache在物理位置上比L1离执行单元更近，布线距离的缩短，使它与执行单元间的数据交换速度比L1还快，可以进一步提高工作主频。 同时，还要在芯片内部配置超过1MB的大容量L1 Cache。芯片内部Cache比外部Cache更易于提升与执行单元间的数据传送速度。
3、硬盘高速缓存
在PC的磁盘系统中，高速缓存也得到了广泛应用。为提高内存对硬盘的读写速度，就要建立磁盘高速缓存，不过硬盘高速缓存不必使用昂贵的SRAM，使用普通的DRAM即可，因为DRAM内存的存取速度对CPU来说较慢，但对磁盘的存取速度却是很快的。这是因为磁盘存储系统包含有磁头的机械运动，而机械运动无法跟传送电信号的电子速度相比。以前硬盘内部集成的高速缓存只有512K左右，而现在硬盘普遍将高速缓存的容量提升到2M以上，个别产品甚至达到了8M。由于硬盘Cache无需使用高速的SRAM，除了内部集成的SDRAM，我们还可以在系统主内存中划出一个区域，作为专用的磁盘缓冲区，采用一定的数据结构，即可实现磁盘存取的二级Cache技术。硬盘高速缓存的工作过程及原理与CPU高速缓存类似，也是把即将访问的数据整块地拷贝到高速缓存区中，然后内存再到高速缓存中去逐个读取数据。由于数据在RAM空间内部传送要比在RAM与磁盘间传送快得多，从而系统由此提高了存取速度。
下面给大家介绍一下西数WD1000BB-SE 8MB缓存硬盘，由于内存的读写速度大大高于硬盘的读写速度，因此大容量的缓存可以有效提高存储器的数据传输速度。但目前市面所售的大部分硬盘都只带512K--2MB的缓存。西数前段时间推出的7200转，100G硬盘特别版WD1000BB-SE，其单碟容量为33G，接口类型为ATA100，平均寻道时间8.9毫秒，这方面参数与其他硬盘相比并无特别，不过WD1000BB-SE将硬盘的缓存容量从2MB直接提升到了8MB。引起了业界的普遍关注。经过多方面评测，由于缓存容量的加大，这款IDE接口硬盘的实际性能已经接近或超越了不少10000转SCSI接口硬盘，成为IDE硬盘中的速度王者。这也充分反映出高速缓存对电脑配件性能的影响。
4、刻录机的缓存
缓存容量的大小是衡量光盘刻录机性能的重要技术指标之一，刻录时数据必须先写入缓存，刻录软件再从缓存区调用要刻录的数据，在刻录的同时后续的数据再写入缓存中，以保持要写入数据良好的组织和连续传输。如果后续数据没有及时写入缓冲区，传输的中断则将导致刻录失败。因而缓冲的容量越大，刻录的成功率就越高。市场上的光盘刻录机的缓存容量一般在1MB～4MB之间，目前最大的有8M缓存的产品。尤其对于IDE接口的刻录机，缓存容量很重要。增加高速缓存既有利于刻录机的稳定工作，同时也有利于降低CPU的占用率。 总之缓存大小对刻录机是非常的重要的，缓存越大刻录时就越稳定。目前市场上有多款刻录机都带有8M缓存，配合其他防刻死技术，有效防止了出现“缓存欠载”导致刻录失败的问题。
在普通光驱中也内置有高速缓存，当然其作用没有刻录机中的重要，主要是为了提高读盘效率，降低CPU占用率，因此容量也比较小，一般只有512K。
5、其他设备的高速缓存
在PC其他配件中也都存在高速缓存的应用。比如在显示系统中，由于3D应用的迅猛发展，现在显卡上的显示内存普遍达到了32M以上，甚至多达128M，因此也广泛使用着高速缓存技术，如前台缓存、后台缓存、深度缓存和纹理缓存等。
现在还有所谓CDRAM(Cache DRAM) 带高速缓存的内存，就是在内存芯片上集成了特殊构造的SRAM。发展好的话过几年有可能成为主流内存。除此之外，甚至在声卡、RAID卡、SCSI卡中也带有高速缓存，
四、高速缓存的调整及应用
1、BIOS中与高速缓存有关的选项
1）Video ROM的Shadow
“影子”内存（ShadowRAM，或称ROMShadow）是为了提高系统效率而采用的一种专门Cache技术，它把系统主板上的系统ROMBIOS和适配器卡上的视频ROMBIOS等拷贝到系统RAM内存中去运行，其地址仍使用它们在上位内存中占用的原地址。更确切地说，是从扩展内存中拿出一部分物理存储空间，而赋以ROM的原地址，由这部分扩展RAM代替原ROM。由于ROM采用静态CMOS电路，其存取速度为200ns左右，而系统存储器RAM采用动态CMOS电路，其存取速度进几十ns，速度快好几倍，将存放在ROM中的BIOS代码（基本输入输出例行程序，它们在系统运行期间非常频繁的被调用）拷贝到系统RAM中去，就可提高系统运行和显示的速度和效率。
2）CPU Internal Cache
CPU内部快速缓存是否打开，一般设置为Enable。Enternal Cache：是否使用主板缓存，一般设置为Enable。CPU L2 Cache Ecc Checking：CPU的L2 缓存Ecc 检测，可设置为Disable。
从字面上看，“CPU Internal Cache”和“External Cache”分别指CPU内部和外部的高速缓存，但更准确的说法应该是一级缓存和二级缓存。Socket/Super 7架构的CPU内部只有一级缓存，二级缓存放在了主板上，“Internal”和“External”的说法就源于此，而对PⅡ、PⅢ和K6-Ⅲ等CPU来说，二级缓存也被集成到CPU内部，内外部的说法就不太确切了，因此一些Slot 1主板对此进行了修改，改称为“CPU Level 1 Cache”和“CPU Level 2 Cache”。除非打开后系统会出现死机等情况，否则这两个选项都应设为Enabled，以加快CPU读取内存的速度。
3）二级缓存的潜伏期
在BIOS中，我们还可以调节二级缓存的潜伏期，其中Level 2 Cache Latency（二级缓存潜伏期）有16个值可选（1~15），从理论上来说，数值越小延迟时间越短，性能也越高。如果把数值设得过小，二级缓存有可能停止工作，不仅系统性能会急速下跌，还会发生死机现象。L2 Cache对内存带宽有重大影响，即使CPU频率再高，其它设备跟不上亦是无用，增加缓存潜伏期可以让机器更稳定，避免上述情况。
4)System BIOS Cacheable
“System BIOS Cacheable”、“Video BIOS Cacheable”和“Video RAM Cacheable”分别指定是否可以使用二级高速缓存来缓存系统BIOS、显卡BIOS和显示内存，缓存之后，BIOS调用的执行速度以及访问显示内存的速度都会加快，因此最好都设成Enabled。不过，当显示内存可以被缓存时，少数显卡可能会出现兼容性问题，此时可考虑将第三项设为Disabled。
2、调整高速缓存优化系统
如果你的应用程序需频繁访问硬盘，可在扩充或扩展内存中建立“直接写盘(write－through)”型磁盘高速缓存。用户可在autoexec.bat文件中加入命令行：c:\dos\smartdrv.exe，则此驱动程序会自动装入内存高端，其磁盘缓冲区缺省值为256KB，你可以改变这个值的大小。一般设置为物理内存的1/8左右比较合适。SMARTDRV.EXE一个外部设备驱动程序。用此程序可启动或设置磁盘高速缓冲存储器。与Cache不同，Cache是充分发挥了CPU的速度，而SMARTDRV是加快了磁盘的读写速度。在实际应用中，SMARTDRV.EXT高速缓存驱动程序将记住每次应用程序使用磁盘的磁盘扇区数据，不用再访问磁盘驱动器，而是访问内存中已包含这些数据的区域。
总的来说，PC中的Cache主要是为了解决高速设备和低速设备间速度匹配的问题，是提高系统性能，降低系统成本而采用的一项技术。随着电脑技术的飞速发展， Cache已成为PC中大多数配件不可缺少的组成部分，是衡量系统性能优劣的一项重要指标。从系统的性价比考虑，Cache的配备将在很长一段时间内仍然是PC中重要的技术之一。
❾ Arm AMBA协议集中，什么叫缓存一致性
引用协议的话来回答吧。：） Hardware coherency enables the sharing of memory by system components without the requirement to perform software cache maintenance to maintain coherency between caches. Regions of memory are coherent if writes to the same memory location by two components are observable in the same order by all components.