❶ Verilog分频电路用modelsim编译通过，但是仿真通不过，求指导
第一，你把错误的信息给发出来阿，总不能让人拿你的代码跑一遍吧；
第二，你的分频器的count为什么没有count上去，至给个0，可不就是一直在0呆着，可不就是不对。
❷ verilog编译指令是什么
编译器指令在指令之后的整个编译过程中有效（可跨越多个文件）
可以理解为对编译器进行“指示” 告诉编译器一些用户定义的规则
VHDL没有编译器指令（但是有EDA工具编译器指令）
某些EDA工具提供只有该工具可识别的编译器指令（不是标准 可以同时支持verilog和VHDL）
电子设计流程中 rtl到网表（以及各层次网表之间）的转换叫“综合” 这种说法是准确的
编译是软硬件通用的 意思是把编程语言转换成机器码（包括语法检查）
平时基本上可以理解为一个意思
❸ VERILOG中编译、适配、综合、下载是什么意思
我尽量用简单的语言说明一下。
编译：对文本描述的verilog语言进行分析并进而转化为能够供下载到FPGA(为了跟你所问的问题相对应，此处就针对FPGA等可配置器件流程展开回答，本来verilog也可以用于ASIC（专用集成电路）设计的)。它是一个包含多个概念的统一说法。编译可以包含语法分析、综合、适配等多个环节。
综合：综合是把verilog语言描述的抽象层次较高的设计描述转化成为抽象层次较低的电路网表，表现为一般的数字逻辑，能够对应到具体的门级逻辑。
适配：把综合后的具体数字逻辑映射到具体的不同型号当中的FPGA器件中去，包括选择哪一些基本逻辑单元（主要包含LUT和寄存器单元等），以及布局布线等。
下载：下载就是将整个编译过程完成的可下载二进制信息通过下载线从计算机端传递到FPGA开发板端，并完成FPGA内部电路的具体配置（LUT中的存储信息以及连接线的连接开关设置等等），形成具有相应功能的功能电路。
❹ verilog 程序编译出错
这段代码不可综合，就算仿真能出结果，那也无法转化成电路的。
从功能上来说，可以做以下改动，仅供参考
mole
fre_set(add,dec,fre,
clock,
reset);
input
clock;
input
reset;
input
add;
input
dec;
output
[25:0]
fre;
reg
[25:0]
fre;
always
@(posedge
clock)
begin
if(reset)
begin
fre
<=
26'd10000;
end
else
begin
if(!add)
begin
fre
<=
fre
*
2;
end
else
if(!dec)
begin
fre
<=
fre
/
2;
//这里是不可综合的
end
end
end
endmole
❺ verilog编译器 菜鸟再次向大神们提一个傻问题。我是学计算机的，对CPU感兴趣，现在在自学verilog。
verilog之类HDL语言的编译原理
就是数字电路知识
❻ verilog代码编译报错 Can't synthesize current design -- Top partition does not contain any logic
你这个只能用于TESTBENCH运行，initial语句是无法综合的，你这段综合的时候相当于什么器件都没有
❼ veriloga 的用什么软件编译，什么仿真
可以使用MAXPLUS II软件进行编译仿真（简单易上手），不过它只能仿真本身程序的时序功能。如果想附带外接电路或者单片机的话，modelsim软件也是不错的选择。
❽ Verilog 编译过程图解
如果是Quartus II软件的话可以在顶层原理图中手动挨个输入管脚分配信息，也可以建立一个TCL文档，把开发板的管教都放进去，然后才在TOOLS里面有一个TCL执行选项的，直接就自动分配了，不过信号名和管教名要对应起来。如果用ACTEL的LIBERO软件，它有一个版块是专门用来管教分配的，也是手动分配就行的。XINLINX的暂时没用过，抱歉。
❾ 在quartusii7.1版本中利用verilog语言编了一个程序，过了编译，怎样出电路图
编译完了没有语法错误得布局布线，之后就有电路图了，可以用RTL viewer查看，不过在布线前要分配管脚的。