verilog免费编译仿真

❶ Verilog HDL 需要用什么软件仿真呢

ModelSim是HDL语言专用的仿真软件。

Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

(1)verilog免费编译仿真扩展阅读：

ModelSim有几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。

SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。

❷ veriloga 的用什么软件编译，什么仿真

可以使用MAXPLUS II软件进行编译仿真（简单易上手），不过它只能仿真本身程序的时序功能。如果想附带外接电路或者单片机的话，modelsim软件也是不错的选择。

❸ verilog语言如何仿真

可以利用软件仿真。
最常用的软件是QUARTUS II，可以从网络上下载破解版。9.0或者10.0什么的都行。
进入软件后，新建工程project，再建立.v文件，输入你的代码，然后编译，利用软件自带的simulator功能进行仿真，即可。
欢迎追问~

❹ 如果用modelsim对verilog经编译的程序进行仿真

以下操作在ModelSim SE PLUS 6.2b中完成
1.新建一个工程 file -> new -> project... 此时会弹出一个Creat Project对话框,输入一个工程名,选择保存路径 (不要包含中文),其他默认就行了;
2.点OK后会弹出一个Add items to the Project,里面有几个可选项,应该很容易明白;
3.添加好文件后,点close把Add items to the Project对话框关闭,这时在左侧的workspace的project窗口里可以看到刚才添加的文件,双击可以打开这些文件进行编辑,编辑好后保存;
4.右击刚才编辑好的文件compile -> compile select(或根据自己需要选其他项),如果没有错误,则在底部的命令窗口可以看到编译成功的消息(呈绿色),否则会出现出错的消息(呈红色),双击它会弹出一个更具体的窗口提示你出错的地方.
5.修改所有错误直到编译成功.这时可以在菜单栏选择Simulation -> Start simulatio... 这时会弹出一个Start simulatio的对话框,在Design的标签下你会看到有很多库,展开work库会看到刚才编译成功的文件(如果有多个文件的话选择一个你想仿真的,比如测试程序,这时底部的OK会由刚才的不可用变成可用的),然后把Opitimization选项下的Enable opitimization前复选取消(这样可以保证过会儿所有的输入输出都可以看到,你可以试试不取消这项有何区别),然后点OK就行了.
6.选择view -> Objects就可以看到你想仿真的各个量,选中它们并右击Add to wave -> Selected signals,这时就会弹出一个波形仿真窗口.如果你的测试文件写得没问题的话就可以看到仿真波形,你也可以观察底部的命令窗口察看相关信息.
7.如果没写测试文件的话,在波形仿真窗口右击相关信号,选择force...设置想仿真的值或clock...把该量设置为时钟,然后点工具栏上的Run或Simulation菜单下的Run.

❺ verilog 仿真编译

testbench是不能被编译的！
请把testbench在编译中去掉
testbench 是在仿真时用的

mole test_AND;
reg a,b;//定义两个寄存器变量a和b
wire out1,out2;//定义两个线网out1和out2
initial //产生测试数据（激励信号）
begin
a=0;b=0;
#1 a=1;
#1 b=1;
#1 a=0;
end

initial//监视功能
begin
$monitor("Time=%d a=%b b=%b out1=%b out2=%b",$time,a,b,out1,out2);
end

AND gate1(a,b,out2);/*模块AND实例，激励信号通过a和b端进入AND模块，测试结果从out2输出*/
NAND gate2(a,b,out1);/*模块NAND实例，激励信号通过a和b端进入AND模块，测试结果从out1输出*/
endmole

❻ 怎样在quartus平台上进行verilog程序仿真

一般在quartus平台中用波形仿真。不过一般都用专业的第三方仿真工具modelsim。

仿真分功能仿真和时序仿真,
一 两种仿真都需要在编译源*.v程序后,新建一个与源程序同名的*.vwf文件,
二 在*.vwf文件中,由Insert Node or bus 进入,导入全部I/O.
三 在主菜单里的Tools-----Simulator Tool 进入,弹出对话框, 有Simulation Mode 和Simulation Input 两个在上面的对话框,
①选择仿真为 Functional ,则右边的Generate Functional Simulation Netlist 字体变黑,先点击,生成Netlist,再点 START进行仿真
②选择时序仿真Timing ,则右边按钮为灰色,无法点击,可直接进行时序仿真,而不用先生成Netlist.

不懂的话可以看下这个文档http://wenku..com/view/f6084d0e52ea551810a68713.html