Ⅰ 有没有74HC74的详细资料,不要网站
还是自己到网上下载74hc74的datasheet（资料）。
下面是我从下载的datasheet里面复制过来的。是不是很乱。我建议你还是自己下，http://datasheet.ednchina.com/0/YTVHIYHVYTST/Detail.aspx（注意当你单击下载pdf后，要输入验证码，通过在“下载pdf”上右击下载可能不一样）
2003 Jul 10 2
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
FEATURES
• Wide supply voltage range from 2.0 to 6.0 V
• Symmetrical output impedance
• High noise immunity
• Low power dissipation
• Balanced propagation delays
• ESD protection:
HBM EIA/JESD22-A114-A exceeds 2000 V
MM EIA/JESD22-A115-A exceeds 200 V.
GENERAL DESCRIPTION
The 74HC/HCT74 is a high-speed Si-gate CMOS device
and is pin compatible with low power Schottky TTL
(LSTTL). They are specified in compliance with JEDEC
standard no. 7A.
The 74HC/HCT74 are al positive-edge triggered, D-type
flip-flops with indivial data (D) inputs, clock (CP) inputs,
set (SD) and reset (RD) inputs; also complementary
Q and Q outputs.
The set and reset are asynchronous active LOW inputs
and operate independently of the clock input. Information
on the data input is transferred to the Q output on the
LOW-to-HIGH transition of the clock pulse. The D inputs
must be stable one set-up time prior to the LOW-to-HIGH
clock transition for predictable operation.
Schmitt-trigger action in the clock input makes the circuit
highly tolerant to slower clock rise and fall times.
QUICK REFERENCE DATA
GND = 0 V; Tamb =25 °C; tr =tf =6ns
Notes
1. CPD is used to determine the dynamic power dissipation (PD in µW).
PD =CPD × VCC2 × fi
× N+ ∑(CL × VCC2 × fo) where:
fi
= input frequency in MHz;
fo = output frequency in MHz;
CL = output load capacitance in pF;
VCC = supply voltage in Volts;
N = total load switching outputs;
∑(CL × VCC2 × fo) = sum of the outputs.
2. For 74HC74 the condition is VI = GND to VCC.
For 74HCT74 the condition is VI = GND to VCC − 1.5 V.
SYMBOL PARAMETER CONDITIONS
TYPICAL
UNIT
HC HCT
tPHL/tPLH propagation delay CL = 15 pF; VCC =5V
nCP to nQ, nQ1415ns
nSD to nQ, nQ1518ns
nRD to nQ, nQ1618ns
fmax maximum clock frequency 76 59 MHz
CI input capacitance 3.5 3.5 pF
CPD power dissipation capacitance per flip-flop notes 1 and 2 24 29 pFDATA SHEET
Proct specification
Supersedes data of 1998 Feb 23
2003 Jul 10
INTEGRATED CIRCUITS
74HC74; 74HCT74
Dual D-type flip-flop with set and
reset; positive-edge trigger2003 Jul 10 3
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
FUNCTION TABLES
Table 1 See note 1
Table 2 See note 1
Note
1. H = HIGH voltage level;
L = LOW voltage level;
X = don’t care;
↑ = LOW-to-HIGH CP transition;
Qn+1 = state after the next LOW-to-HIGH CP transition.
ORDERING INFORMATION
INPUT OUTPUT
SD RD CP D Q Q
LHXXHL
HLXXLH
LLXXHH
INPUT OUTPUT
SD RD CP D Qn+1 Qn+1
HH ↑ LLH
HH ↑ HHL
TYPE NUMBER
PACKAGE
TEMPERATURE
RANGE PINS PACKAGE MATERIAL CODE
74HC74N −40 to +125 °C 14 DIP14 plastic SOT27-1
74HCT74N −40 to +125 °C 14 DIP14 plastic SOT27-1
74HC74D −40 to +125 °C 14 SO14 plastic SOT108-1
74HCT74D −40 to +125 °C 14 SO14 plastic SOT108-1
74HC74DB −40 to +125 °C 14 SSOP14 plastic SOT337-1
74HCT74DB −40 to +125 °C 14 SSOP14 plastic SOT337-1
74HC74PW −40 to +125 °C 14 TSSOP14 plastic SOT402-1
74HCT74PW −40 to +125 °C 14 TSSOP14 plastic SOT402-1
74HC74BQ −40 to +125 °C 14 DHVQFN14 plastic SOT762-1
74HCT74BQ −40 to +125 °C 14 DHVQFN14 plastic SOT762-12003 Jul 10 4
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
PINNING
PIN SYMBOL DESCRIPTION
11RD asynchronous reset-direct input (active LOW)
2 1D data input
3 1CP clock input (LOW-to-HIGH, edge-triggered)
41SD asynchronous set-direct input (active LOW)
5 1Q true flip-flop output
61Q complement flip-flop output
7 GND ground (0 V)
82Q complement flip-flop output
9 2Q true flip-flop output
10 2SD asynchronous set-direct input (active LOW)
11 2CP clock input (LOW-to-HIGH, edge-triggered)
12 2D data input
13 2RD asynchronous reset-direct input (active LOW)
14 VCC positive supply voltage
handbook, halfpage
MNA417
74
1
2
3
4
5
6
7 8
14
13
12
11
10
9
1RD
1D
1CP
1SD
1Q
1Q
GND 2Q
2Q
2SD
2CP
2D
2RD
VCC
Fig.1 Pin configuration DIP14, SO14 and
(T)SSOP14.
handbook, halfpage
114
GND(1)
1RD VCC
7
2
3
4
5
6
1D
1CP
1SD
1Q
1Q
13
12
11
10
9
2RD
2D
2CP
2SD
2Q
8
GND Top view 2Q MNB038
Fig.2 Pin configuration DHVQFN14.
(1) The die substrate is attached to this pad using conctive die
attach material. It can not be used as a supply pin or input.2003 Jul 10 5
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
MNA418
handbook, halfpage
RD
FF
SD
410
Q 1Q
2Q
1Q
2Q
5
9
2
12
3
11
6
8
Q
1SD
CP
2CP
1CP
2D
1D D
2SD
113
1RD 2RD
Fig.3 Logic symbol.
handbook, halfpage
MNA419
6
3
2
C1
4
S
1D
1
R
5
8
11
12
C1
10
S
1D
13
R
9
Fig.4 IEC logic symbol.
handbook, halfpage
RD
FF
SD
4
Q 1Q
1Q
5 2
3
6 Q
1SD
CP
1CP
1D D
1 1RD
MNA420
RD
FF
SD
10
Q 2Q
2Q
9 12
11
8 Q
2SD
CP
2CP
2D D
13
2RD
Fig.5 Functional diagram.2003 Jul 10 6
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
handbook, full pagewidth
MNA421
SD
CP
RD
D
C
C
Q
C
C
C
C
C
C
Q
C
C
Fig.6 Logic diagram (one flip-flop).2003 Jul 10 7
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
RECOMMENDED OPERATING CONDITIONS
LIMITING VALUES
In accordance with the Absolute Maximum Rating System (IEC 60134); voltages are referenced to GND (ground = 0 V).
Notes
1. The input and output voltage ratings may be exceeded if the input and output current ratings are observed.
2. For SO14 packages: above 70 °C derate linearly with 8 mW/K.
For SSOP14 and TSSOP14 packages: above 60 °C derate linearly with 5.5 mW/K.
For DHVQFN14 packages: above 60 °C derate linearly with 4.5 mW/K.
For DIP14 packages: above 70 °C derate linearly with 12 mW/K.
SYMBOL PARAMETER CONDITIONS
74HC74 74HCT74
UNIT
MIN. TYP. MAX. MIN. TYP. MAX.
VCC supply voltage 2.0 5.0 6.0 4.5 5.0 5.5 V
VI input voltage 0 − VCC 0 − VCC V
VO output voltage 0 − VCC 0 − VCC V
Tamb operating ambient
temperature
−40 +25 +125 −40 +25 +125 °C
tr,tf input rise and fall
times
VCC = 2.0 V −− 1000 −− 500 ns
VCC = 4.5 V − 6.0 500 − 6.0 500 ns
VCC = 6.0 V −− 400 −− 500 ns
SYMBOL PARAMETER CONDITIONS MIN. MAX. UNIT
VCC supply voltage −0.5 +7.0 V
IIK input diode current VI < −0.5 V or VI >VCC + 0.5 V;
note 1
−±20 mA
IOK output diode current VO < −0.5 V or VO >VCC + 0.5 V;
note 1
−±20 mA
IO output source or sink current −0.5V<VO <VCC + 0.5 V; note 1 −±25 mA
ICC, IGND VCC or GND current −±100 mA
Tstg storage temperature −65 +150 °C
Ptot power dissipation Tamb = −40 to +125 °C; note 2 − 500 mW2003 Jul 10 8
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
DC CHARACTERISTICS
Family 74HC
At recommended operating conditions; voltages are referenced to GND (ground=0V).
Note
1. All typical values are measured at Tamb =25 °C.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C; note 1
VIH HIGH-level input
voltage
2.0 1.5 1.2 − V
4.5 3.15 2.4 − V
6.0 4.2 3.2 − V
VIL LOW-level input voltage 2.0 − 0.8 0.5 V
4.5 − 2.1 1.35 V
6.0 − 2.8 1.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL
IO = −4.0 mA 4.5 3.84 4.32 − V
IO = −5.2 mA 6.0 5.34 5.81 − V
VOL LOW-level output
voltage
VI =VIH or VIL
IO = 4.0 mA 4.5 − 0.15 0.33 V
IO = 5.2 mA 6.0 − 0.16 0.33 V
ILI input leakage current VI =VCC or GND 6.0 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
6.0 −− 40 µA
Tamb = −40 to +125 °C
VIH HIGH-level input
voltage
2.0 1.5 −− V
4.5 3.15 −− V
6.0 4.2 −− V
VIL LOW-level input voltage 2.0 −− 0.5 V
4.5 −− 1.35 V
6.0 −− 1.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL
IO = −4.0 mA 4.5 3.7 −− V
IO = −5.2 mA 6.0 5.2 −− V
VOL LOW-level output
voltage
VI =VIH or VIL
IO = 4.0 mA 4.5 −− 0.4 V
IO = 5.2 mA 6.0 −− 0.4 V
ILI input leakage current VI =VCC or GND 6.0 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
6.0 −− 80 µA2003 Jul 10 9
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
Family 74HCT
At recommended operating conditions; voltages are referenced to GND (ground=0V).
Note
1. All typical values are measured at Tamb =25 °C.
Remark to HCT types
The value of additional quiescent supply current (∆ICC) for a unit load of 1 is given here. To determine ∆ICC per input,
multiply this value by the unit load coefficient shown in the table.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C; note 1
VIH HIGH-level input
voltage
4.5 to 5.5 2.0 1.6 − V
VIL LOW-level input voltage 4.5 to 5.5 − 1.2 0.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL;
IO = −4.0 mA
4.5 3.84 4.32 − V
VOL LOW-level output
voltage
VI =VIH or VIL;
IO = 4.0 mA
4.5 0.33 0.15 − V
ILI input leakage current VI =VCC or GND 5.5 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
5.5 −− 40 µA
∆ICC additional quiescent
supply current per input
VI =VCC −2.1 V other
inputs at VCC or GND;
IO =0
4.5 to 5.5 − 100 450 µA
Tamb = −40 to +125 °C
VIH HIGH-level input
voltage
4.5 to 5.5 2.0 −− V
VIL LOW-level input voltage 4.5 to 5.5 −− 0.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL;
IO = −4.0 mA
4.5 3.7 −− V
VOL LOW-level output
voltage
VI =VIH or VIL;
IO = 4.0 mA
4.5 −− 0.4 V
ILI input leakage current VI =VCC or GND 5.5 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
5.5 −− 80 µA
∆ICC additional quiescent
supply current per input
VI =VCC −2.1 V other
inputs at VCC or GND;
IO =0
4.5 to 5.5 −− 490 µA
INPUT UNIT LOAD COEFFICIENT
nD 0.70
nRD 0.70
nSD 0.80
nCP 0.802003 Jul 10 10
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
AC CHARACTERISTICS
Family 74HC
GND = 0 V; tr =tf = 6 ns; CL =50pF.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C
tPHL/tPLH propagation delay
nCP to nQ, nQ
see Fig.7 2.0 − 47 220 ns
4.5 − 17 44 ns
6.0 − 14 37 ns
propagation delay
nSD to nQ, nQ
see Fig.8 2.0 − 50 250 ns
4.5 − 18 50 ns
6.0 − 14 43 ns
propagation delay
nRD to nQ, nQ
see Fig.8 2.0 − 52 250 ns
4.5 − 19 50 ns
6.0 − 15 43 ns
tTHL/tTLH output transition time see Fig.7 2.0 − 19 95 ns
4.5 − 719ns
6.0 − 616ns
tW clock pulse width
HIGH or LOW
see Fig.7 2.0 100 19 − ns
4.5 20 7 − ns
6.0 17 6 − ns
set or reset pulse width
LOW
see Fig.8 2.0 100 19 − ns
4.5 20 7 − ns
6.0 17 6 − ns
trem removal time set or
reset
see Fig.8 2.0 40 3 − ns
4.5 8 1 − ns
6.0 7 1 − ns
tsu set-up time nD to nCP see Fig.7 2.0 75 6 − ns
4.5 15 2 − ns
6.0 13 2 − ns
th hold time nCP to nD see Fig.7 2.0 3 −6 − ns
4.5 3 −2 − ns
6.0 3 −2 − ns
fmax maximum clock pulse
frequency
see Fig.7 2.0 4.8 23 − MHz
4.5 24 69 − MHz
6.0 28 82 − MHz2003 Jul 10 11
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
Tamb = −40 to +125 °C
tPHL/tPLH propagation delay
nCP to nQ, nQ
see Fig.7 2.0 −− 265 ns
4.5 −− 53 ns
6.0 −− 45 ns
propagation delay
nSD to nQ, nQ
see Fig.8 2.0 −− 300 ns
4.5 −− 60 ns
6.0 −− 51 ns
propagation delay
nRD to nQ, nQ
see Fig.8 2.0 −− 300 ns
4.5 −− 60 ns
6.0 −− 51 ns
tTHL/tTLH output transition time see Fig.7 2.0 −− 110 ns
4.5 −− 22 ns
6.0 −− 19 ns
tW clock pulse width HIGH
or LOW
see Fig.7 2.0 120 −− ns
4.5 24 −− ns
6.0 20 −− ns
tW set or reset pulse width
LOW
see Fig.8 2.0 120 −− ns
4.5 24 −− ns
6.0 20 −− ns
trem removal time set or
reset
see Fig.8 2.0 45 −− ns
4.5 9 −− ns
6.0 8 −− ns
tsu set-up time nD to nCP see Fig.7 2.0 90 −− ns
4.5 18 −− ns
6.0 15 −− ns
th hold time nCP to nD see Fig.7 2.0 3 −− ns
4.5 3 −− ns
6.0 3 −− ns
fmax maximum clock pulse
frequency
see Fig.7 2.0 4.0 −− MHz
4.5 20 −− MHz
6.0 24 −− MHz
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)2003 Jul 10 12
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
Family 74HCT
GND = 0 V; tr =tf = 6 ns; CL =50pF.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C
tPHL/tPLH propagation
delay nCP to nQ, nQ
see Fig.7 4.5 − 18 44 ns
propagation
delay nSD to nQ, nQ
see Fig.8 4.5 − 23 50 ns
propagation
delay nRD to nQ, nQ
see Fig.8 4.5 − 24 50 ns
tTHL/tTLH output transition time see Fig.7 4.5 − 719ns
tW clock pulse width HIGH
or LOW
see Fig.7 4.5 23 9 − ns
set or reset pulse width
LOW
see Fig.8 4.5 20 9 − ns
trem removal time set or
reset
see Fig.8 4.5 8 1 − ns
tsu set-up time nD to nCP see Fig.7 4.5 15 5 − ns
th hold time nCP to nD see Fig.7 4.5 +3 −3 − ns
fmax maximum clock pulse
frequency
see Fig.7 4.5 22 54 − MHz
Tamb = −40 to +125 °C
tPHL/tPLH propagation
delay nCP to nQ, nQ
see Fig.7 4.5 −− 53 ns
propagation
delay nSD to nQ, nQ
see Fig.8 4.5 −− 60 ns
propagation
delay nRD to nQ, nQ
see Fig.8 4.5 −− 60 ns
tTHL/tTLH output transition time see Fig.7 4.5 −− 22 ns
tW clock pulse width HIGH
or LOW
see Fig.7 4.5 27 −− ns
set or reset pulse width
LOW
see Fig.8 4.5 24 −− ns
trem removal time set or
reset
see Fig.8 4.5 9 −− ns
tsu set-up time nD to nCP see Fig.7 4.5 18 −− ns
th hold time nCP to nD see Fig.7 4.5 3 −− ns
fmax maximum clock pulse
frequency
see Fig.7 4.5 18 −− MHz2003 Jul 10 13
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
AC WAVEFORMS
handbook, full pagewidth
MNA422
t
h
t
su
t
h
t
PHL
t
PHL
t
W
t
PLH
t
PLH
t
su
1/f
max
VM
VM
VM
VM
VI
GND
VI
GND
nCP input
nD input
VOH
VOL
nQ output
VOH
VOL
nQ output
Fig.7 The clock (nCP) to output (nQ, nQ) propagation delays, the clock pulse width, the nD to nCP set-up,
the nCP to nD hold times, the output transition times and the maximum clock pulse frequency.
The shaded areas indicate when the input is permitted to change for predictable output performance.
74HC74: VM = 50%; VI = GND to VCC.
74HCT74: VM = 1.3 V; VI = GND to 3 V.2003 Jul 10 14
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
handbook, full pagewidth
MNA423
t
rem
t
PHL
t
PHL
t
W
t
PLH
t
PLH
VM
VM
VM
t
W
VM
VM
VI
GND
VI
GND
nSD input
VI
GND
nRD input
nCP input
VOH
VOL
nQ output
VOH
VOL
nQ
output
Fig.8 The set (nSD) and reset (nRD) input to output (nQ, nQ) propagation delays, the set and reset pulse widths
and the nRD, nRD to nCP removal time.
74HC74: VM = 50%; VI = GND to VCC.
74HCT74: VM = 1.3 V; VI = GND to 3 V.2003 Jul 10 15
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
handbook, full pagewidth
open
GND
VCC
VCC
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Ⅱ 各位大大，我是菜鸟，请问有没有DVCC机器的键盘编码表啊
嗯,想法很不错..
这应该是选用的线扫法(好像这么说的吧).
比如说,键盘口为,P1
在一开始输出,01111111B,再判断P1口值是否变化..
若没变化再换成,10111111B,再判断P1口值是否变化..
这样依次到,11101111B,
在有变化时就可以得到把描码了..就像是你那个表中所示.的数值就经过这四次都可以得出其中一种....
#include<reg51.h>
#define uchar unsigned char
#define KeyPad P0
code uchar key_tab[17]=
{0xed,0x7e,0x7d,0x7b,
0xbe,0xbd,0xbb,0xde,
0xdd,0xdb,0x77,0xb7,
0xee,0xd7,0xeb,0xe7,0XFF};
code uchar key_show[]=
{1,2,3,0x0a,
4,5,6,0x0b,
7,8,9,0x0e,
0x0c,0,0x0d,0x0f,0xff};
uchar Keyscan()
{
uchar i=0x01,j,k;
KeyPad=~i;
j=~i;
for (k=0;k<4;k++)
{
if(KeyPad==j)
{
i*=2;
KeyPad=~i;
j=~i;
}
else
k=KeyPad;//取出扫描码.
}
i=0;
if(k!=4)
{
while(key_tab[i++]!=0xff)
{
if(k==key_tab[i])
k=i;
else
k=16;
}
}
return key_show[k];
}
以上是整个扫描键盘子程序..
程序编译通过,不知道实际怎么样..
其中未用中断..
不过,方法是一样的...
明白思想才是最重要的..
祝你好运!
^_^
Ⅲ 可不可以对MSP430的DVCC 及 AVCC单独供电 然后外围的运放等芯片接AVCC。
可以，地线要连在一起，这样更好。
Ⅳ 8031双机串行通信实验设计
哎直接给我算咯， 串行通信
一、实验目的
1、掌握串行口工作方式2的程序设计，掌握单片机通信程序编制方法。
2、了解实现串行通信的硬环境，数据格式的协议，数据交换的协议。
3、掌握双机通信的原理和方法。
二、实验设备
DVCC仿真系统二套。
三、实验内容
1、 利用8031单片机串行口，实现双机通信。将1号实验机键盘上键入的数字显示到2号实验机的数码管上。
四、实验步骤
1、按图接线
2、两台DVCC实验系统处于“P.”状态下。
3、在1号机上选择“双机通信”发送程序，编译并连接，输入0D00后，按EXEC键。
4、在2号机上选择“双机通信”接收程序，编译并连接，输入0E30后，按EXEC键。
5、从1号机的键盘上输入数字键，会显示在3号机的显示器上。
五、实验线路
六、程序框图
一 工作方式
1）方式 0
当设定SM1、SM0为00时，串行口工作于方式0，在方式0下，RXD为数据输入/输出端，TXD为同步脉冲输出端，发送或接收的数据为8位，低位在前，高位在后，方式0的波特率固定为ƒ /12,也就是每一机器周期传送一位数据。方式0可以外接移位寄存器，将串行口扩展为并行口，也可以外接同步输入/输出设备。
2）方式 1
当设定SM1、SM0为01时，串行口工作方式1。方式1为波特率可变的8位异步通信方式，由TXD发送RXD接收，一帧数据为10位，1位起始位（低电平），8位数据位（低位在前）和1位停止位（高电平），波特率取决于定时器 的T 溢出率（1/溢出周期）和波特率的选择位SMOD。
波特率 = *（定时器T 溢出率）
3）方式2和方式3
当设定SM0、SM1为10或11时，串行口工作于方式2或方式3，这两种方式都是9位异步通信，仅波特率不同，适用于多机通信。在方式2或方式3下，数据由TXD发送RXD接收，1帧数据为11位，1位起始位（低电平），8位数据位（低位在前），1位可编程位（第9位数据，用作奇偶校验或地址/数据选择），1位停止位（高电平）。与方式1相比，多了一位可编程位，发送时，第9位数据为TB8，接收时，第9位数据送入RB8。
方式（2）波特率 = *ƒ
方式（3）波特率 = *（定时器T 溢出率）
二 波特率的设置
Mcs-51系列单片机串行通信的波特率取决于串行口的工作方式。方式0的波特率固定等于ƒ /12，方式2的波特率有两种：当SMOD=0时，波特率=ƒ /64；当SMOD=1时，波特率=ƒ /32。 SMOD是PCON寄存器的最高位，通过软件可设置SMOD=0或1，但注意PCON无位寻址功能。
当串行口工作于方式1和方式3时，波特率= *定时器T 溢出率/32，其中T 溢出率=1/T 溢出周期。因此，影响波特率的因素除了设定的SMOD值以外，还有T 溢出率，使波特率的设置更灵活，范围更广。下面说明溢出率计算和波特率设方法。
1） T 溢出率的计算
串行通信方式1和3 下，使用定时器T 作为波特率发生器。T 可以工作于方式0、方式1和方式2。其中方式2为自动装入时间常数的8位定时器使用时只需进行初始化，不需要安排中断服务程序重装时间常数，因此是一种常用方式。
Mcs-51系列单片机定时器时间计算式为：
T = （2 -N）*12/ƒ
式中：T ——定时器溢出周期
n ——定时器位数
N——时间常数即定时器初值
ƒ ——振荡频率（2 -N）*12/ƒ
当定时器T 工作于方式2，则有
溢出周期=（2 -N）*12/ƒ
溢出率=1/溢出周期= ƒ /12*（2 -N）
2）波特率的设置：由上述可得当串行口工作于方式1或方式3，定时器T 工作于方式2时。 波特率 = 2 * T 溢出率/32
=2 * ƒ /[32*12（2 -N）
;系统晶振是 6.0 MHz
ORG 0E30H
START:
MOV SP,#60H
mov A,#02H
MOV R0,#79H
MOV @R0,A
INC R0
MOV A,#10H
MOV @R0,A
INC R0
MOV A,#01H
MOV @R0,A
INC R0
MOV A,#03H
MOV @R0,A
INC R0
MOV A,#00H
MOV @R0,A
INC R0
MOV A,#08H
MOV @R0,A
MOV A,#7EH
MOV DPTR,#1FFFH
MOVX @DPTR,A
MOV SCON,#50H ;串口 方式 1
MOV TMOD,#20H ;T1 方式 1
MOV TL1,#0CCH ;波特率 9600 的常数
MOV TH1,#0CCH
SETB TR1 ;开中断
CLR ET1
CLR ES
WAIT:
JBC RI,DIS_REC ;是否接收到数据
LCALL DISP ;
SJMP WAIT ;
DIS_REC:
MOV A,SBUF ;读串口接收到的数据
LCALL DATAKEY ;显示输入的数字(0-F)
DB 79H,7EH
AJMP WAIT
DATAKEY:MOV R4,A
MOV DPTR,#1FFFH
MOVX A,@DPTR
MOV R1,A
MOV A,R4
MOV @R1,A
CLR A
POP 83H
POP 82H
MOVC A,@A+DPTR
INC DPTR
CJNE A,01H,DATAKEY2
DEC R1
CLR A
MOVC A,@A+DPTR
DATAKEY1:PUSH 82H
PUSH 83H
MOV DPTR,#1FFFH
MOVX @DPTR,A
POP 83H
POP 82H
INC DPTR
PUSH 82H
PUSH 83H
RET
DATAKEY2:DEC R1
MOV A,R1
SJMP DATAKEY1
DISP: SETB 0D4H
MOV R1,#7EH
MOV R2,#20H
MOV R3,#00H
DISP1:
MOV DPTR,#DATACO
MOV A,@R1
MOVC A,@A+DPTR
MOV DPTR,#0FF22H
MOVX @DPTR,A
MOV DPTR,#0FF21H
MOV A,R2
MOVX @DPTR,A
LCALL DELAY
DEC R1
CLR C
MOV A,R2
RRC A
MOV R2,A
JNZ DISP1
CLR 0D4H
RET
DELAY: MOV R7,#03H
DELAY0: MOV R6,#0FFH
DELAY1: DJNZ R6,DELAY1
DJNZ R7,DELAY0
RET
DATACO: DB 0C0H,0F9H,0A4H,0B0H,99H,92H,82H,0F8H,80H,90H
DB 88H,83H,0C6H,0A1H,86H,8EH,0BFH,0CH,89H,0DEH
END
Ⅳ 会单片机的高手帮帮忙…
这里有一篇课程设计,里面的格式和步骤可以参考一下;
班 级：
学 号：
姓 名：
指导老师：
一、设计目的
1 、通过单片机课程设计，加深对单片机的理性认识。实践出真知，让我们在实践之后，提高我们的动手能力，将理论知识很好地应用到实际当中去。
2 、通过这次课程设计，熟悉单片机定时/计数功能，掌握定时/计数器初始化编程方法。
3 、学会如何去充分利用资源，在看懂别人的设计成果的同时，学会创新，在别人的程序上改编，使之成为功能更齐全，成本更低适用性强的系统。
二、设计任务与要求
任务：设计一个具有计时、清零、暂停三种功能的计数器系统
要求：利用单片机定时/计数器定时和计数，用LED显示计数结果;某键按下时计数，再按一下停止计数，另一个键按下时时间清零。
三、设计原理分析
利用P1口中的两个口（即P1.0和P1.1）与数字开关相连接，来模拟按键，通过改变数字开关状态来改变P1.0和P1.1的状态，从而达到三种状态的按制要求。
1）、当K1＝0时，实现计数功能，并用LED显示计数结果
2）、当K1＝1时，实现暂停功能，且计数器显示当前计数内容。
3）、当K2＝0时，实现计数器清零功能，LED显示器全部显示为0
4）、当K2＝1时，既可以实现计数功能，又可以实现暂停功能，具体工作情况由K1的状态决定。
四、硬件资源
P3口中、P1口、数字开关、定时/计数器T1、LED显示管、74LS240、74LS393
五、资源的分配
1）、数字开关：给P1口提供控制输入信号
K1:控制P1.0，K2:控制P1.1（即：当K1=0时，计数; 当K1=1时,暂停; 当K2=0时，清零; 当K2=1时，不定）
2）、P1口：作为输入口，通过编写程序来起到控制计数器的工作状态的作用，从而达到设计的要求。
3）、定时/计数器T1：对外部输入的脉冲进行计数。
4）、P3口的P3.5接74LS393的任一根信号线，提供待计数的脉冲。
5）、74LS393：分频器，提供不同频率的脉冲信号。
6）、74LS240与LED显示器组合，用来显示计数值。
六、硬件图
七、程序流程图
八、程序清单
九、调试运行
1、录入程序，并保存为.ASM文件。
2、按硬件接线图接线。
3、联机并编译。
4、修改语法错误，并存盘。
5、编译并传送文件，并运行。
6、先连续运行，如不能正常运行，再用断点运行或单步运行法进行调试，直至达到设计要求。
十、设计结果
经过调试，能够顺利运行，符合设计要求，通过改变数字开关K1和K2能够起到控制作用。即当K1拨下时，实现计数功能，K1拨上时，实现暂停功能，且显示内容为当前计数值。当K2拨下时 ，实现清零功能，显示结果全为0，当K2拨上时，由K1的状态来决定计数器工作情况。
十一、参考文献
1、《单片机原理及应用技术》主编；苏家健等 高等教育出版社出版
2、DVCC52196系列单片机仿真实验指导书
十二、设计心得体会
通过这次单片机课程设计，我不仅加深了对单片机理论的理解，将理论很好地应用到实际当中去，而且我还学会了如何去培养我们的创新精神，从而不断地战胜自己，超越自己。创新可以是在原有的基础上进行改进，使之功能不断完善，成为真己的东西。
这个设计过程中，我们通过在原有的计数器系统进行了改进，使之增添了暂停、计数、清零等的三个控制功能，使之成为一个更加适用，功能更加完备的属于自己的一个系统。设计结果能够符合题意，成功完成了此次实习要求，我们不只在乎这一结果，更加在乎的，是这个过程。这个过程中，我们花费了大量的时间和精力，更重要的是，我们在学会创新的基础上，同时还懂得合作精神的重要性，学会了与他人合作。