Ⅰ ise13不能综合
选择你要综合的文件，右击，去处manual compile order 就好了
Ⅱ 如何提高ISE的编译速度
如果你的cpu够强你应该学会如何利用好它来加速你的代码编译速度，那么你怎么才能够最大限度让你的cpu发烧呢？
下面是一个对比：
比如我的cpu是i7 3770k，
编译cocos2d-x的libcocos2d工程：
不优化：
1>Time Elapsed 00:01:35.25
优化后：
1>Time Elapsed 00:00:21.66
效果显着！！！
参考网页：
Visual Studio 2010中C++并行构建调优(1)
http://developer.51cto.com/art/201003/189235.htm
1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch
解决办法是：
Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)
Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)
一些含义和拓展资料：
Enable minimal rebuild
通过保存关联信息到.IDB文件，使编译器只对最新类定义改动过的源文件进行重编译，提高编译速度
Enable Incremental Compilation
同样通过.IDB文件保存的信息，只重编译最新改动过的函数
/MP (Build with Multiple Processes)
http://msdn.microsoft.com/en-us/library/bb385193.aspx
/Gm (Enable Minimal Rebuild)
http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx
Ⅲ Xilinx ISE多工程文件的原理图编译
一个topmole文件把子文件给串联起来，格式如下：
top mule：
------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo_3 is --3输入或门
port(a,b,c:in std_logic;
d:out std_logic);
end entity;
architecture art of huo_3 is
component huo is --对应将2输入或门的实体写进去，port里面一个字母都不能差
port(a,b:in std_logic;
c:out std_logic);
end component;
signal ab:std_logic;
begin
u1:huo port map(a=>a,b=>b,c=>ab); --对应将两个模块的端口连接起来，
u2:huo port map(a=>ab,b=>c,c=>d);
end art;
--------------------------------
子模块：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo is
port(a,b:in std_logic;
c:out std_logic);
end entity;
architecture art of huo is
begin
c<=a or b;
end art;
Ⅳ 有关ISE使用Verilog编程时的问题
我的工程也全是黄色感叹号，做的大了在所难免的。。比如有时候你做个计数器，给的位宽比用到的计数值大了，高几位用不到，他就会提示你这没用到的给你综合掉了，稍微看下，不影响的就无所谓了。。。
如果是做自动售货机这种的，不妨用时序逻辑来编，比这种组合逻辑做起来简单还省心，而且效果一样的。。。真值表什么的算起来多麻烦 @_@
你的那些ibuf是怎么产生的，除了贴出来的程序有没有在别的地方用ibuf原语。。如果没有的话额也不清楚了，没在FPGA里用过D触发器，是D触发器的内部产生的信号么。。。