❶ Verilog分頻電路用modelsim編譯通過，但是模擬通不過，求指導
第一，你把錯誤的信息給發出來阿，總不能讓人拿你的代碼跑一遍吧；
第二，你的分頻器的count為什麼沒有count上去，至給個0，可不就是一直在0呆著，可不就是不對。
❷ verilog編譯指令是什麼
編譯器指令在指令之後的整個編譯過程中有效（可跨越多個文件）
可以理解為對編譯器進行「指示」 告訴編譯器一些用戶定義的規則
VHDL沒有編譯器指令（但是有EDA工具編譯器指令）
某些EDA工具提供只有該工具可識別的編譯器指令（不是標准 可以同時支持verilog和VHDL）
電子設計流程中 rtl到網表（以及各層次網表之間）的轉換叫「綜合」 這種說法是准確的
編譯是軟硬體通用的 意思是把編程語言轉換成機器碼（包括語法檢查）
平時基本上可以理解為一個意思
❸ VERILOG中編譯、適配、綜合、下載是什麼意思
我盡量用簡單的語言說明一下。
編譯：對文本描述的verilog語言進行分析並進而轉化為能夠供下載到FPGA(為了跟你所問的問題相對應，此處就針對FPGA等可配置器件流程展開回答，本來verilog也可以用於ASIC（專用集成電路）設計的)。它是一個包含多個概念的統一說法。編譯可以包含語法分析、綜合、適配等多個環節。
綜合：綜合是把verilog語言描述的抽象層次較高的設計描述轉化成為抽象層次較低的電路網表，表現為一般的數字邏輯，能夠對應到具體的門級邏輯。
適配：把綜合後的具體數字邏輯映射到具體的不同型號當中的FPGA器件中去，包括選擇哪一些基本邏輯單元（主要包含LUT和寄存器單元等），以及布局布線等。
下載：下載就是將整個編譯過程完成的可下載二進制信息通過下載線從計算機端傳遞到FPGA開發板端，並完成FPGA內部電路的具體配置（LUT中的存儲信息以及連接線的連接開關設置等等），形成具有相應功能的功能電路。
❹ verilog 程序編譯出錯
這段代碼不可綜合，就算模擬能出結果，那也無法轉化成電路的。
從功能上來說，可以做以下改動，僅供參考
mole
fre_set(add,dec,fre,
clock,
reset);
input
clock;
input
reset;
input
add;
input
dec;
output
[25:0]
fre;
reg
[25:0]
fre;
always
@(posedge
clock)
begin
if(reset)
begin
fre
<=
26'd10000;
end
else
begin
if(!add)
begin
fre
<=
fre
*
2;
end
else
if(!dec)
begin
fre
<=
fre
/
2;
//這里是不可綜合的
end
end
end
endmole
❺ verilog編譯器 菜鳥再次向大神們提一個傻問題。我是學計算機的，對CPU感興趣，現在在自學verilog。
verilog之類HDL語言的編譯原理
就是數字電路知識
❻ verilog代碼編譯報錯 Can't synthesize current design -- Top partition does not contain any logic
你這個只能用於TESTBENCH運行，initial語句是無法綜合的，你這段綜合的時候相當於什麼器件都沒有
❼ veriloga 的用什麼軟體編譯，什麼模擬
可以使用MAXPLUS II軟體進行編譯模擬（簡單易上手），不過它只能模擬本身程序的時序功能。如果想附帶外接電路或者單片機的話，modelsim軟體也是不錯的選擇。
❽ Verilog 編譯過程圖解
如果是Quartus II軟體的話可以在頂層原理圖中手動挨個輸入管腳分配信息，也可以建立一個TCL文檔，把開發板的管教都放進去，然後才在TOOLS裡面有一個TCL執行選項的，直接就自動分配了，不過信號名和管教名要對應起來。如果用ACTEL的LIBERO軟體，它有一個版塊是專門用來管教分配的，也是手動分配就行的。XINLINX的暫時沒用過，抱歉。
❾ 在quartusii7.1版本中利用verilog語言編了一個程序，過了編譯，怎樣出電路圖
編譯完了沒有語法錯誤得布局布線，之後就有電路圖了，可以用RTL viewer查看，不過在布線前要分配管腳的。