Ⅰ 有沒有74HC74的詳細資料,不要網站
還是自己到網上下載74hc74的datasheet（資料）。
下面是我從下載的datasheet裡面復制過來的。是不是很亂。我建議你還是自己下，http://datasheet.ednchina.com/0/YTVHIYHVYTST/Detail.aspx（注意當你單擊下載pdf後，要輸入驗證碼，通過在「下載pdf」上右擊下載可能不一樣）
2003 Jul 10 2
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
FEATURES
• Wide supply voltage range from 2.0 to 6.0 V
• Symmetrical output impedance
• High noise immunity
• Low power dissipation
• Balanced propagation delays
• ESD protection:
HBM EIA/JESD22-A114-A exceeds 2000 V
MM EIA/JESD22-A115-A exceeds 200 V.
GENERAL DESCRIPTION
The 74HC/HCT74 is a high-speed Si-gate CMOS device
and is pin compatible with low power Schottky TTL
(LSTTL). They are specified in compliance with JEDEC
standard no. 7A.
The 74HC/HCT74 are al positive-edge triggered, D-type
flip-flops with indivial data (D) inputs, clock (CP) inputs,
set (SD) and reset (RD) inputs; also complementary
Q and Q outputs.
The set and reset are asynchronous active LOW inputs
and operate independently of the clock input. Information
on the data input is transferred to the Q output on the
LOW-to-HIGH transition of the clock pulse. The D inputs
must be stable one set-up time prior to the LOW-to-HIGH
clock transition for predictable operation.
Schmitt-trigger action in the clock input makes the circuit
highly tolerant to slower clock rise and fall times.
QUICK REFERENCE DATA
GND = 0 V; Tamb =25 °C; tr =tf =6ns
Notes
1. CPD is used to determine the dynamic power dissipation (PD in µW).
PD =CPD × VCC2 × fi
× N+ ∑(CL × VCC2 × fo) where:
fi
= input frequency in MHz;
fo = output frequency in MHz;
CL = output load capacitance in pF;
VCC = supply voltage in Volts;
N = total load switching outputs;
∑(CL × VCC2 × fo) = sum of the outputs.
2. For 74HC74 the condition is VI = GND to VCC.
For 74HCT74 the condition is VI = GND to VCC − 1.5 V.
SYMBOL PARAMETER CONDITIONS
TYPICAL
UNIT
HC HCT
tPHL/tPLH propagation delay CL = 15 pF; VCC =5V
nCP to nQ, nQ1415ns
nSD to nQ, nQ1518ns
nRD to nQ, nQ1618ns
fmax maximum clock frequency 76 59 MHz
CI input capacitance 3.5 3.5 pF
CPD power dissipation capacitance per flip-flop notes 1 and 2 24 29 pFDATA SHEET
Proct specification
Supersedes data of 1998 Feb 23
2003 Jul 10
INTEGRATED CIRCUITS
74HC74; 74HCT74
Dual D-type flip-flop with set and
reset; positive-edge trigger2003 Jul 10 3
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
FUNCTION TABLES
Table 1 See note 1
Table 2 See note 1
Note
1. H = HIGH voltage level;
L = LOW voltage level;
X = don』t care;
↑ = LOW-to-HIGH CP transition;
Qn+1 = state after the next LOW-to-HIGH CP transition.
ORDERING INFORMATION
INPUT OUTPUT
SD RD CP D Q Q
LHXXHL
HLXXLH
LLXXHH
INPUT OUTPUT
SD RD CP D Qn+1 Qn+1
HH ↑ LLH
HH ↑ HHL
TYPE NUMBER
PACKAGE
TEMPERATURE
RANGE PINS PACKAGE MATERIAL CODE
74HC74N −40 to +125 °C 14 DIP14 plastic SOT27-1
74HCT74N −40 to +125 °C 14 DIP14 plastic SOT27-1
74HC74D −40 to +125 °C 14 SO14 plastic SOT108-1
74HCT74D −40 to +125 °C 14 SO14 plastic SOT108-1
74HC74DB −40 to +125 °C 14 SSOP14 plastic SOT337-1
74HCT74DB −40 to +125 °C 14 SSOP14 plastic SOT337-1
74HC74PW −40 to +125 °C 14 TSSOP14 plastic SOT402-1
74HCT74PW −40 to +125 °C 14 TSSOP14 plastic SOT402-1
74HC74BQ −40 to +125 °C 14 DHVQFN14 plastic SOT762-1
74HCT74BQ −40 to +125 °C 14 DHVQFN14 plastic SOT762-12003 Jul 10 4
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
PINNING
PIN SYMBOL DESCRIPTION
11RD asynchronous reset-direct input (active LOW)
2 1D data input
3 1CP clock input (LOW-to-HIGH, edge-triggered)
41SD asynchronous set-direct input (active LOW)
5 1Q true flip-flop output
61Q complement flip-flop output
7 GND ground (0 V)
82Q complement flip-flop output
9 2Q true flip-flop output
10 2SD asynchronous set-direct input (active LOW)
11 2CP clock input (LOW-to-HIGH, edge-triggered)
12 2D data input
13 2RD asynchronous reset-direct input (active LOW)
14 VCC positive supply voltage
handbook, halfpage
MNA417
74
1
2
3
4
5
6
7 8
14
13
12
11
10
9
1RD
1D
1CP
1SD
1Q
1Q
GND 2Q
2Q
2SD
2CP
2D
2RD
VCC
Fig.1 Pin configuration DIP14, SO14 and
(T)SSOP14.
handbook, halfpage
114
GND(1)
1RD VCC
7
2
3
4
5
6
1D
1CP
1SD
1Q
1Q
13
12
11
10
9
2RD
2D
2CP
2SD
2Q
8
GND Top view 2Q MNB038
Fig.2 Pin configuration DHVQFN14.
(1) The die substrate is attached to this pad using conctive die
attach material. It can not be used as a supply pin or input.2003 Jul 10 5
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
MNA418
handbook, halfpage
RD
FF
SD
410
Q 1Q
2Q
1Q
2Q
5
9
2
12
3
11
6
8
Q
1SD
CP
2CP
1CP
2D
1D D
2SD
113
1RD 2RD
Fig.3 Logic symbol.
handbook, halfpage
MNA419
6
3
2
C1
4
S
1D
1
R
5
8
11
12
C1
10
S
1D
13
R
9
Fig.4 IEC logic symbol.
handbook, halfpage
RD
FF
SD
4
Q 1Q
1Q
5 2
3
6 Q
1SD
CP
1CP
1D D
1 1RD
MNA420
RD
FF
SD
10
Q 2Q
2Q
9 12
11
8 Q
2SD
CP
2CP
2D D
13
2RD
Fig.5 Functional diagram.2003 Jul 10 6
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
handbook, full pagewidth
MNA421
SD
CP
RD
D
C
C
Q
C
C
C
C
C
C
Q
C
C
Fig.6 Logic diagram (one flip-flop).2003 Jul 10 7
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
RECOMMENDED OPERATING CONDITIONS
LIMITING VALUES
In accordance with the Absolute Maximum Rating System (IEC 60134); voltages are referenced to GND (ground = 0 V).
Notes
1. The input and output voltage ratings may be exceeded if the input and output current ratings are observed.
2. For SO14 packages: above 70 °C derate linearly with 8 mW/K.
For SSOP14 and TSSOP14 packages: above 60 °C derate linearly with 5.5 mW/K.
For DHVQFN14 packages: above 60 °C derate linearly with 4.5 mW/K.
For DIP14 packages: above 70 °C derate linearly with 12 mW/K.
SYMBOL PARAMETER CONDITIONS
74HC74 74HCT74
UNIT
MIN. TYP. MAX. MIN. TYP. MAX.
VCC supply voltage 2.0 5.0 6.0 4.5 5.0 5.5 V
VI input voltage 0 − VCC 0 − VCC V
VO output voltage 0 − VCC 0 − VCC V
Tamb operating ambient
temperature
−40 +25 +125 −40 +25 +125 °C
tr,tf input rise and fall
times
VCC = 2.0 V −− 1000 −− 500 ns
VCC = 4.5 V − 6.0 500 − 6.0 500 ns
VCC = 6.0 V −− 400 −− 500 ns
SYMBOL PARAMETER CONDITIONS MIN. MAX. UNIT
VCC supply voltage −0.5 +7.0 V
IIK input diode current VI < −0.5 V or VI >VCC + 0.5 V;
note 1
−±20 mA
IOK output diode current VO < −0.5 V or VO >VCC + 0.5 V;
note 1
−±20 mA
IO output source or sink current −0.5V<VO <VCC + 0.5 V; note 1 −±25 mA
ICC, IGND VCC or GND current −±100 mA
Tstg storage temperature −65 +150 °C
Ptot power dissipation Tamb = −40 to +125 °C; note 2 − 500 mW2003 Jul 10 8
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
DC CHARACTERISTICS
Family 74HC
At recommended operating conditions; voltages are referenced to GND (ground=0V).
Note
1. All typical values are measured at Tamb =25 °C.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C; note 1
VIH HIGH-level input
voltage
2.0 1.5 1.2 − V
4.5 3.15 2.4 − V
6.0 4.2 3.2 − V
VIL LOW-level input voltage 2.0 − 0.8 0.5 V
4.5 − 2.1 1.35 V
6.0 − 2.8 1.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL
IO = −4.0 mA 4.5 3.84 4.32 − V
IO = −5.2 mA 6.0 5.34 5.81 − V
VOL LOW-level output
voltage
VI =VIH or VIL
IO = 4.0 mA 4.5 − 0.15 0.33 V
IO = 5.2 mA 6.0 − 0.16 0.33 V
ILI input leakage current VI =VCC or GND 6.0 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
6.0 −− 40 µA
Tamb = −40 to +125 °C
VIH HIGH-level input
voltage
2.0 1.5 −− V
4.5 3.15 −− V
6.0 4.2 −− V
VIL LOW-level input voltage 2.0 −− 0.5 V
4.5 −− 1.35 V
6.0 −− 1.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL
IO = −4.0 mA 4.5 3.7 −− V
IO = −5.2 mA 6.0 5.2 −− V
VOL LOW-level output
voltage
VI =VIH or VIL
IO = 4.0 mA 4.5 −− 0.4 V
IO = 5.2 mA 6.0 −− 0.4 V
ILI input leakage current VI =VCC or GND 6.0 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
6.0 −− 80 µA2003 Jul 10 9
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
Family 74HCT
At recommended operating conditions; voltages are referenced to GND (ground=0V).
Note
1. All typical values are measured at Tamb =25 °C.
Remark to HCT types
The value of additional quiescent supply current (∆ICC) for a unit load of 1 is given here. To determine ∆ICC per input,
multiply this value by the unit load coefficient shown in the table.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C; note 1
VIH HIGH-level input
voltage
4.5 to 5.5 2.0 1.6 − V
VIL LOW-level input voltage 4.5 to 5.5 − 1.2 0.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL;
IO = −4.0 mA
4.5 3.84 4.32 − V
VOL LOW-level output
voltage
VI =VIH or VIL;
IO = 4.0 mA
4.5 0.33 0.15 − V
ILI input leakage current VI =VCC or GND 5.5 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
5.5 −− 40 µA
∆ICC additional quiescent
supply current per input
VI =VCC −2.1 V other
inputs at VCC or GND;
IO =0
4.5 to 5.5 − 100 450 µA
Tamb = −40 to +125 °C
VIH HIGH-level input
voltage
4.5 to 5.5 2.0 −− V
VIL LOW-level input voltage 4.5 to 5.5 −− 0.8 V
VOH HIGH-level output
voltage
VI =VIH or VIL;
IO = −4.0 mA
4.5 3.7 −− V
VOL LOW-level output
voltage
VI =VIH or VIL;
IO = 4.0 mA
4.5 −− 0.4 V
ILI input leakage current VI =VCC or GND 5.5 −−±1.0 µA
ICC quiescent supply
current
VI =VCC or GND;
IO =0
5.5 −− 80 µA
∆ICC additional quiescent
supply current per input
VI =VCC −2.1 V other
inputs at VCC or GND;
IO =0
4.5 to 5.5 −− 490 µA
INPUT UNIT LOAD COEFFICIENT
nD 0.70
nRD 0.70
nSD 0.80
nCP 0.802003 Jul 10 10
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
AC CHARACTERISTICS
Family 74HC
GND = 0 V; tr =tf = 6 ns; CL =50pF.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C
tPHL/tPLH propagation delay
nCP to nQ, nQ
see Fig.7 2.0 − 47 220 ns
4.5 − 17 44 ns
6.0 − 14 37 ns
propagation delay
nSD to nQ, nQ
see Fig.8 2.0 − 50 250 ns
4.5 − 18 50 ns
6.0 − 14 43 ns
propagation delay
nRD to nQ, nQ
see Fig.8 2.0 − 52 250 ns
4.5 − 19 50 ns
6.0 − 15 43 ns
tTHL/tTLH output transition time see Fig.7 2.0 − 19 95 ns
4.5 − 719ns
6.0 − 616ns
tW clock pulse width
HIGH or LOW
see Fig.7 2.0 100 19 − ns
4.5 20 7 − ns
6.0 17 6 − ns
set or reset pulse width
LOW
see Fig.8 2.0 100 19 − ns
4.5 20 7 − ns
6.0 17 6 − ns
trem removal time set or
reset
see Fig.8 2.0 40 3 − ns
4.5 8 1 − ns
6.0 7 1 − ns
tsu set-up time nD to nCP see Fig.7 2.0 75 6 − ns
4.5 15 2 − ns
6.0 13 2 − ns
th hold time nCP to nD see Fig.7 2.0 3 −6 − ns
4.5 3 −2 − ns
6.0 3 −2 − ns
fmax maximum clock pulse
frequency
see Fig.7 2.0 4.8 23 − MHz
4.5 24 69 − MHz
6.0 28 82 − MHz2003 Jul 10 11
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
Tamb = −40 to +125 °C
tPHL/tPLH propagation delay
nCP to nQ, nQ
see Fig.7 2.0 −− 265 ns
4.5 −− 53 ns
6.0 −− 45 ns
propagation delay
nSD to nQ, nQ
see Fig.8 2.0 −− 300 ns
4.5 −− 60 ns
6.0 −− 51 ns
propagation delay
nRD to nQ, nQ
see Fig.8 2.0 −− 300 ns
4.5 −− 60 ns
6.0 −− 51 ns
tTHL/tTLH output transition time see Fig.7 2.0 −− 110 ns
4.5 −− 22 ns
6.0 −− 19 ns
tW clock pulse width HIGH
or LOW
see Fig.7 2.0 120 −− ns
4.5 24 −− ns
6.0 20 −− ns
tW set or reset pulse width
LOW
see Fig.8 2.0 120 −− ns
4.5 24 −− ns
6.0 20 −− ns
trem removal time set or
reset
see Fig.8 2.0 45 −− ns
4.5 9 −− ns
6.0 8 −− ns
tsu set-up time nD to nCP see Fig.7 2.0 90 −− ns
4.5 18 −− ns
6.0 15 −− ns
th hold time nCP to nD see Fig.7 2.0 3 −− ns
4.5 3 −− ns
6.0 3 −− ns
fmax maximum clock pulse
frequency
see Fig.7 2.0 4.0 −− MHz
4.5 20 −− MHz
6.0 24 −− MHz
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)2003 Jul 10 12
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
Family 74HCT
GND = 0 V; tr =tf = 6 ns; CL =50pF.
SYMBOL PARAMETER
TEST CONDITIONS
MIN. TYP. MAX. UNIT
WAVEFORMS VCC (V)
Tamb = −40 to +85 °C
tPHL/tPLH propagation
delay nCP to nQ, nQ
see Fig.7 4.5 − 18 44 ns
propagation
delay nSD to nQ, nQ
see Fig.8 4.5 − 23 50 ns
propagation
delay nRD to nQ, nQ
see Fig.8 4.5 − 24 50 ns
tTHL/tTLH output transition time see Fig.7 4.5 − 719ns
tW clock pulse width HIGH
or LOW
see Fig.7 4.5 23 9 − ns
set or reset pulse width
LOW
see Fig.8 4.5 20 9 − ns
trem removal time set or
reset
see Fig.8 4.5 8 1 − ns
tsu set-up time nD to nCP see Fig.7 4.5 15 5 − ns
th hold time nCP to nD see Fig.7 4.5 +3 −3 − ns
fmax maximum clock pulse
frequency
see Fig.7 4.5 22 54 − MHz
Tamb = −40 to +125 °C
tPHL/tPLH propagation
delay nCP to nQ, nQ
see Fig.7 4.5 −− 53 ns
propagation
delay nSD to nQ, nQ
see Fig.8 4.5 −− 60 ns
propagation
delay nRD to nQ, nQ
see Fig.8 4.5 −− 60 ns
tTHL/tTLH output transition time see Fig.7 4.5 −− 22 ns
tW clock pulse width HIGH
or LOW
see Fig.7 4.5 27 −− ns
set or reset pulse width
LOW
see Fig.8 4.5 24 −− ns
trem removal time set or
reset
see Fig.8 4.5 9 −− ns
tsu set-up time nD to nCP see Fig.7 4.5 18 −− ns
th hold time nCP to nD see Fig.7 4.5 3 −− ns
fmax maximum clock pulse
frequency
see Fig.7 4.5 18 −− MHz2003 Jul 10 13
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
AC WAVEFORMS
handbook, full pagewidth
MNA422
t
h
t
su
t
h
t
PHL
t
PHL
t
W
t
PLH
t
PLH
t
su
1/f
max
VM
VM
VM
VM
VI
GND
VI
GND
nCP input
nD input
VOH
VOL
nQ output
VOH
VOL
nQ output
Fig.7 The clock (nCP) to output (nQ, nQ) propagation delays, the clock pulse width, the nD to nCP set-up,
the nCP to nD hold times, the output transition times and the maximum clock pulse frequency.
The shaded areas indicate when the input is permitted to change for predictable output performance.
74HC74: VM = 50%; VI = GND to VCC.
74HCT74: VM = 1.3 V; VI = GND to 3 V.2003 Jul 10 14
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
handbook, full pagewidth
MNA423
t
rem
t
PHL
t
PHL
t
W
t
PLH
t
PLH
VM
VM
VM
t
W
VM
VM
VI
GND
VI
GND
nSD input
VI
GND
nRD input
nCP input
VOH
VOL
nQ output
VOH
VOL
nQ
output
Fig.8 The set (nSD) and reset (nRD) input to output (nQ, nQ) propagation delays, the set and reset pulse widths
and the nRD, nRD to nCP removal time.
74HC74: VM = 50%; VI = GND to VCC.
74HCT74: VM = 1.3 V; VI = GND to 3 V.2003 Jul 10 15
Philips Semiconctors Proct specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74HC74; 74HCT74
handbook, full pagewidth
open
GND
VCC
VCC
我刪減了一部分，提交答案的時候。提示「您提交的答案超過10000字，請刪減」
Ⅱ 各位大大，我是菜鳥，請問有沒有DVCC機器的鍵盤編碼表啊
嗯,想法很不錯..
這應該是選用的線掃法(好像這么說的吧).
比如說,鍵盤口為,P1
在一開始輸出,01111111B,再判斷P1口值是否變化..
若沒變化再換成,10111111B,再判斷P1口值是否變化..
這樣依次到,11101111B,
在有變化時就可以得到把描碼了..就像是你那個表中所示.的數值就經過這四次都可以得出其中一種....
#include<reg51.h>
#define uchar unsigned char
#define KeyPad P0
code uchar key_tab[17]=
{0xed,0x7e,0x7d,0x7b,
0xbe,0xbd,0xbb,0xde,
0xdd,0xdb,0x77,0xb7,
0xee,0xd7,0xeb,0xe7,0XFF};
code uchar key_show[]=
{1,2,3,0x0a,
4,5,6,0x0b,
7,8,9,0x0e,
0x0c,0,0x0d,0x0f,0xff};
uchar Keyscan()
{
uchar i=0x01,j,k;
KeyPad=~i;
j=~i;
for (k=0;k<4;k++)
{
if(KeyPad==j)
{
i*=2;
KeyPad=~i;
j=~i;
}
else
k=KeyPad;//取出掃描碼.
}
i=0;
if(k!=4)
{
while(key_tab[i++]!=0xff)
{
if(k==key_tab[i])
k=i;
else
k=16;
}
}
return key_show[k];
}
以上是整個掃描鍵盤子程序..
程序編譯通過,不知道實際怎麼樣..
其中未用中斷..
不過,方法是一樣的...
明白思想才是最重要的..
祝你好運!
^_^
Ⅲ 可不可以對MSP430的DVCC 及 AVCC單獨供電 然後外圍的運放等晶元接AVCC。
可以，地線要連在一起，這樣更好。
Ⅳ 8031雙機串列通信實驗設計
哎直接給我算咯， 串列通信
一、實驗目的
1、掌握串列口工作方式2的程序設計，掌握單片機通信程序編制方法。
2、了解實現串列通信的硬環境，數據格式的協議，數據交換的協議。
3、掌握雙機通信的原理和方法。
二、實驗設備
DVCC模擬系統二套。
三、實驗內容
1、 利用8031單片機串列口，實現雙機通信。將1號實驗機鍵盤上鍵入的數字顯示到2號實驗機的數碼管上。
四、實驗步驟
1、按圖接線
2、兩台DVCC實驗系統處於「P.」狀態下。
3、在1號機上選擇「雙機通信」發送程序，編譯並連接，輸入0D00後，按EXEC鍵。
4、在2號機上選擇「雙機通信」接收程序，編譯並連接，輸入0E30後，按EXEC鍵。
5、從1號機的鍵盤上輸入數字鍵，會顯示在3號機的顯示器上。
五、實驗線路
六、程序框圖
一 工作方式
1）方式 0
當設定SM1、SM0為00時，串列口工作於方式0，在方式0下，RXD為數據輸入/輸出端，TXD為同步脈沖輸出端，發送或接收的數據為8位，低位在前，高位在後，方式0的波特率固定為ƒ /12,也就是每一機器周期傳送一位數據。方式0可以外接移位寄存器，將串列口擴展為並行口，也可以外接同步輸入/輸出設備。
2）方式 1
當設定SM1、SM0為01時，串列口工作方式1。方式1為波特率可變的8位非同步通信方式，由TXD發送RXD接收，一幀數據為10位，1位起始位（低電平），8位數據位（低位在前）和1位停止位（高電平），波特率取決於定時器 的T 溢出率（1/溢出周期）和波特率的選擇位SMOD。
波特率 = *（定時器T 溢出率）
3）方式2和方式3
當設定SM0、SM1為10或11時，串列口工作於方式2或方式3，這兩種方式都是9位非同步通信，僅波特率不同，適用於多機通信。在方式2或方式3下，數據由TXD發送RXD接收，1幀數據為11位，1位起始位（低電平），8位數據位（低位在前），1位可編程位（第9位數據，用作奇偶校驗或地址/數據選擇），1位停止位（高電平）。與方式1相比，多了一位可編程位，發送時，第9位數據為TB8，接收時，第9位數據送入RB8。
方式（2）波特率 = *ƒ
方式（3）波特率 = *（定時器T 溢出率）
二 波特率的設置
Mcs-51系列單片機串列通信的波特率取決於串列口的工作方式。方式0的波特率固定等於ƒ /12，方式2的波特率有兩種：當SMOD=0時，波特率=ƒ /64；當SMOD=1時，波特率=ƒ /32。 SMOD是PCON寄存器的最高位，通過軟體可設置SMOD=0或1，但注意PCON無位定址功能。
當串列口工作於方式1和方式3時，波特率= *定時器T 溢出率/32，其中T 溢出率=1/T 溢出周期。因此，影響波特率的因素除了設定的SMOD值以外，還有T 溢出率，使波特率的設置更靈活，范圍更廣。下面說明溢出率計算和波特率設方法。
1） T 溢出率的計算
串列通信方式1和3 下，使用定時器T 作為波特率發生器。T 可以工作於方式0、方式1和方式2。其中方式2為自動裝入時間常數的8位定時器使用時只需進行初始化，不需要安排中斷服務程序重裝時間常數，因此是一種常用方式。
Mcs-51系列單片機定時器時間計算式為：
T = （2 -N）*12/ƒ
式中：T ——定時器溢出周期
n ——定時器位數
N——時間常數即定時器初值
ƒ ——振盪頻率（2 -N）*12/ƒ
當定時器T 工作於方式2，則有
溢出周期=（2 -N）*12/ƒ
溢出率=1/溢出周期= ƒ /12*（2 -N）
2）波特率的設置：由上述可得當串列口工作於方式1或方式3，定時器T 工作於方式2時。 波特率 = 2 * T 溢出率/32
=2 * ƒ /[32*12（2 -N）
;系統晶振是 6.0 MHz
ORG 0E30H
START:
MOV SP,#60H
mov A,#02H
MOV R0,#79H
MOV @R0,A
INC R0
MOV A,#10H
MOV @R0,A
INC R0
MOV A,#01H
MOV @R0,A
INC R0
MOV A,#03H
MOV @R0,A
INC R0
MOV A,#00H
MOV @R0,A
INC R0
MOV A,#08H
MOV @R0,A
MOV A,#7EH
MOV DPTR,#1FFFH
MOVX @DPTR,A
MOV SCON,#50H ;串口 方式 1
MOV TMOD,#20H ;T1 方式 1
MOV TL1,#0CCH ;波特率 9600 的常數
MOV TH1,#0CCH
SETB TR1 ;開中斷
CLR ET1
CLR ES
WAIT:
JBC RI,DIS_REC ;是否接收到數據
LCALL DISP ;
SJMP WAIT ;
DIS_REC:
MOV A,SBUF ;讀串口接收到的數據
LCALL DATAKEY ;顯示輸入的數字(0-F)
DB 79H,7EH
AJMP WAIT
DATAKEY:MOV R4,A
MOV DPTR,#1FFFH
MOVX A,@DPTR
MOV R1,A
MOV A,R4
MOV @R1,A
CLR A
POP 83H
POP 82H
MOVC A,@A+DPTR
INC DPTR
CJNE A,01H,DATAKEY2
DEC R1
CLR A
MOVC A,@A+DPTR
DATAKEY1:PUSH 82H
PUSH 83H
MOV DPTR,#1FFFH
MOVX @DPTR,A
POP 83H
POP 82H
INC DPTR
PUSH 82H
PUSH 83H
RET
DATAKEY2:DEC R1
MOV A,R1
SJMP DATAKEY1
DISP: SETB 0D4H
MOV R1,#7EH
MOV R2,#20H
MOV R3,#00H
DISP1:
MOV DPTR,#DATACO
MOV A,@R1
MOVC A,@A+DPTR
MOV DPTR,#0FF22H
MOVX @DPTR,A
MOV DPTR,#0FF21H
MOV A,R2
MOVX @DPTR,A
LCALL DELAY
DEC R1
CLR C
MOV A,R2
RRC A
MOV R2,A
JNZ DISP1
CLR 0D4H
RET
DELAY: MOV R7,#03H
DELAY0: MOV R6,#0FFH
DELAY1: DJNZ R6,DELAY1
DJNZ R7,DELAY0
RET
DATACO: DB 0C0H,0F9H,0A4H,0B0H,99H,92H,82H,0F8H,80H,90H
DB 88H,83H,0C6H,0A1H,86H,8EH,0BFH,0CH,89H,0DEH
END
Ⅳ 會單片機的高手幫幫忙…
這里有一篇課程設計,裡面的格式和步驟可以參考一下;
班 級：
學 號：
姓 名：
指導老師：
一、設計目的
1 、通過單片機課程設計，加深對單片機的理性認識。實踐出真知，讓我們在實踐之後，提高我們的動手能力，將理論知識很好地應用到實際當中去。
2 、通過這次課程設計，熟悉單片機定時/計數功能，掌握定時/計數器初始化編程方法。
3 、學會如何去充分利用資源，在看懂別人的設計成果的同時，學會創新，在別人的程序上改編，使之成為功能更齊全，成本更低適用性強的系統。
二、設計任務與要求
任務：設計一個具有計時、清零、暫停三種功能的計數器系統
要求：利用單片機定時/計數器定時和計數，用LED顯示計數結果;某鍵按下時計數，再按一下停止計數，另一個鍵按下時時間清零。
三、設計原理分析
利用P1口中的兩個口（即P1.0和P1.1）與數字開關相連接，來模擬按鍵，通過改變數字開關狀態來改變P1.0和P1.1的狀態，從而達到三種狀態的按制要求。
1）、當K1＝0時，實現計數功能，並用LED顯示計數結果
2）、當K1＝1時，實現暫停功能，且計數器顯示當前計數內容。
3）、當K2＝0時，實現計數器清零功能，LED顯示器全部顯示為0
4）、當K2＝1時，既可以實現計數功能，又可以實現暫停功能，具體工作情況由K1的狀態決定。
四、硬體資源
P3口中、P1口、數字開關、定時/計數器T1、LED顯示管、74LS240、74LS393
五、資源的分配
1）、數字開關：給P1口提供控制輸入信號
K1:控制P1.0，K2:控制P1.1（即：當K1=0時，計數; 當K1=1時,暫停; 當K2=0時，清零; 當K2=1時，不定）
2）、P1口：作為輸入口，通過編寫程序來起到控制計數器的工作狀態的作用，從而達到設計的要求。
3）、定時/計數器T1：對外部輸入的脈沖進行計數。
4）、P3口的P3.5接74LS393的任一根信號線，提供待計數的脈沖。
5）、74LS393：分頻器，提供不同頻率的脈沖信號。
6）、74LS240與LED顯示器組合，用來顯示計數值。
六、硬體圖
七、程序流程圖
八、程序清單
九、調試運行
1、錄入程序，並保存為.ASM文件。
2、按硬體接線圖接線。
3、聯機並編譯。
4、修改語法錯誤，並存檔。
5、編譯並傳送文件，並運行。
6、先連續運行，如不能正常運行，再用斷點運行或單步運行法進行調試，直至達到設計要求。
十、設計結果
經過調試，能夠順利運行，符合設計要求，通過改變數字開關K1和K2能夠起到控製作用。即當K1撥下時，實現計數功能，K1撥上時，實現暫停功能，且顯示內容為當前計數值。當K2撥下時 ，實現清零功能，顯示結果全為0，當K2撥上時，由K1的狀態來決定計數器工作情況。
十一、參考文獻
1、《單片機原理及應用技術》主編；蘇家健等 高等教育出版社出版
2、DVCC52196系列單片機模擬實驗指導書
十二、設計心得體會
通過這次單片機課程設計，我不僅加深了對單片機理論的理解，將理論很好地應用到實際當中去，而且我還學會了如何去培養我們的創新精神，從而不斷地戰勝自己，超越自己。創新可以是在原有的基礎上進行改進，使之功能不斷完善，成為真己的東西。
這個設計過程中，我們通過在原有的計數器系統進行了改進，使之增添了暫停、計數、清零等的三個控制功能，使之成為一個更加適用，功能更加完備的屬於自己的一個系統。設計結果能夠符合題意，成功完成了此次實習要求，我們不只在乎這一結果，更加在乎的，是這個過程。這個過程中，我們花費了大量的時間和精力，更重要的是，我們在學會創新的基礎上，同時還懂得合作精神的重要性，學會了與他人合作。