ise多核編譯

⑴ 如何用ModelSim se完全編譯Xilinx庫文件

Modlesim 模擬庫的建立：
將Modelsim根目錄下的modelsim.ini的屬性由只讀改為可寫。
新建一個文件夾，比如library（為敘述方便，把它放在modelsim的根目錄下）。D:/modelsim/library.
啟動Modelsim,選擇[File]/[chang Directory],選擇D:/modelsim/library.

選擇[File]/[New]/[library]命令，彈出[Creat a New library],在[lihrary Name]中輸入「simprims_ver」,同時下一欄也自動輸入「simprims_ver」，單擊OK。

在主窗口中選擇[compile]/[Compile]命令，彈出[compile Source Files],在[Library]的下拉列表中選擇「simprims_ver」在[查找范圍]中選中[Xilinx/veriog/src/simprims]目錄下的全部文件，單擊complie進行編譯。(這時可能會花你一些時間,耐心等待編譯完畢)用同樣的方法將unisims和Xilinxcorelib三個模擬庫進行編譯。

這時在D:/modelsim/library 下就有以上三個模擬庫。

7．總結步驟為a：建立庫的放置路徑b：對庫進行編譯c：對庫進行映射。最後重新啟動Modelsim可以在列表中看到建立的三個庫。

那麼這個辦法明顯是比較麻煩的。其實我們可以這樣做;

首先將modelsim.ini文件只讀模式去掉，存檔前面打對勾。
在您安裝ise的目錄下，進入到bin t目錄下，例如e:ise6in t，確認有compxlib這個程序
在cmd中運行compxlib -s mti_se -f all -l all -o e:modeltech_6.0xilinx_libs就可以了，e:modeltech_6.0是我安裝modelsim的目錄，您可以作相應的更改。參數也可以按照您的要求作相應的更改。

這樣就可以了。

需要注意的是，千萬記住ise和modelsim的安裝目錄都不要出現空格，最好是直接安裝在根目錄下

modelsim下編譯xilinx庫的方法

這幾天，建庫的問題比較多，寫一個建庫的方法。
所用軟體：ISE7.1i+ModelsimSE6.0
語言：VHDL
首先安裝軟體。注意：ISE,Modelsim的安裝路徑不能含有空格。
另外，Modelsim的安裝路徑可設為「$:/modelsim」，其中$為盤符，不要使用默認的安裝路徑。
將Modelsim根目錄下的modelsim.ini文件的只讀屬性去掉。
在modelsim的命令窗口中輸入命令「compxlib -s mti_se -arch all -l vhdl -w -lib all」，按回車鍵即可。
編譯完成後，將Modelsim根目錄下的modelsim.ini文件的屬性設置為只讀。
關於「compxlib」命令各項參數的含義，請在modelsim的命令窗口中輸入「compxlib -help」查詢

把庫建好後，接下來的事情就是使它成為modelsim的標准庫。這只要修改modelsim安裝目錄下的modelsim.ini文件就可以了。修改後的內容如下：
[Library]
std = $MODEL_TECH/../std
ieee = $MODEL_TECH/../ieee
verilog = $MODEL_TECH/../verilog
vital2000 = $MODEL_TECH/../vital2000
std_developerskit = $MODEL_TECH/../std_developerskit
synopsys = $MODEL_TECH/../synopsys
modelsim_lib = $MODEL_TECH/../modelsim_lib
simprim_ver = G:/EDA/Xilinx/simprim_ver（庫的路徑，以下同）
unisim_ver = G:/EDA/Xilinx/unisim_ver
xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver
注意的是，這個文件是只讀屬性。修改之前要把這個屬性去掉。
第六步：關掉工程，重啟modelsim。查看這3個庫是否在library框裡面。

二、 在ISE環境下，調用synplify，生成後模擬所需要的文件。
之所以要在ISE環境下調用synplify，主要是因為方便！我也嘗試過在synplify環境下綜合設計文件，然後在ISE里編譯synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比較好的，感覺跟用ISE直接綜合一樣。不過有一個缺點是看不了RTL原理圖。你可以在synplify中打開ISE生成的synplify工程文件，解決在ISE中不方便查看synplify綜合結果的問題。現在，就要開始第二個大步驟了！
第一步：創建ISE工程文件。選擇好器件。注意Design Flow中一定要選擇Synplify Pro Verilog。
第二步：綜合設計文件，也就是verilog文件。
ISE就會自動調用synplify。（如果沒有的話，那可能是你的系統環境變數沒有設置好）。此時會彈出一個對話框，要你選擇synplify的liscense。（這步本來不用說的。如果沒有對話框彈出來的話，也不要緊）隨便選擇一個，就等結果了。

第三步：生成後模擬需要的文件。
我們可以看到在Implement Design中有三個大分支，這對應著三種模擬。按你的需要按下相應的圖標，生成modelsim後模擬所需要的文件，下面對生成的文件和生成這些文件的圖標進行說明。

第三步：在彈出的對話框里，選擇SDF項。把ISE生成的SDF文件添加進出。如下圖：

記住Apply to Region這一項要寫好。它對應的是你的tb文件（就是測試文件）調用的頂層模塊名。（不是頂層模塊名！！）比如你的測試文件是text，例化頂層模塊top為i_top,那你應該這樣填：text/i_top或者/text/i_top。如果是第一種模擬，此步可以省略。

第四步：添加library。
我們創建的那三個庫終於派上用場了！我們要添加的就是這3個。選擇library項，添加這3個庫。你的庫建在哪裡，就去哪裡找！這個也不用說了吧

第五步：選擇要模擬的模塊。
你先不要急，看清楚再選。（有些朋友性子急，駕輕就熟就選了）
我們要選的模擬模塊可不止一個，如下圖，用CTRL鍵實現！！選了之後點0k！！

⑵ 關於ISE的一個問題，請大家幫忙！

選擇編譯庫和Modelsim的路徑。在<ise安裝路徑>/bin/nt/下找到compxlibgui.exe並執行，按照圖形界面提示逐步執行即可，其他方法不在介紹。選擇正確的路徑，Edit→prefences→ise general→integrated tools→model tech simulator，在此位置輸入正確安裝路徑即可。完成上述步驟之後，就可實現無縫連接。如有疑問，可在我的播客留言http://perfectzj.zone.ku6.com/

⑶ 如何編譯xilinx模擬庫

首先介紹一下Xilinx幾個主要的模擬庫（路徑：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夾：Library of Unified component simulation models。僅用來做功能模擬，包括了Xilinx公司全部的標准元件。每個元件使用一個獨立的文件，這樣是為了方便一些特殊的編譯向導指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。僅用來做功能模擬，包括了使用Xilinx Core Generator工具產生的IP模擬模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用來做時序模擬或者門級功能模擬。
SmartModel：用來模擬非常復雜的一些FPGA設計，其中用到了Power PC或者RocketIO等。
我們一般只用其中的三個庫：simprims，unisims，xilinxcorelib。
編譯Xilinx模擬庫有多種方法，比如，可以在ISE軟體中編譯xilinx模擬庫，這樣在ISE調用Modelsim進行模擬了。但是利用ISE調用Modelsim模擬雖然操作方便，但是每次模擬前都要先進行綜合，這樣會很費時間，如果單獨用Modelsim進行模擬，則可以不用進行綜合而直接進行功能模擬。不進行綜合就模擬的結果是可能本來的設計就是不可綜合的。但是只要按照可綜合的代碼風格進行設計一般不會出現這中問題。這樣做的好處是節省了綜合需要耗費的時間，所以下面主要介紹直接利用Modelsim編譯Xilinx庫，並進行模擬的流程。
Step1：在Modelsim的安裝路徑下建立一個文件夾，用來存儲編譯後的庫文件。

Step2：打開Modelsim，更改路徑為xilinx_lib

Step3：新建一個庫，命名為xilinx_unisims，用來存放unisims庫編譯後的文件。

Step4：將unisims庫文件編譯到xilinx_unisims庫中。選擇Compile

在Library選擇剛創建的xilinx_unsims庫，查找范圍為D:\Xilinx\11.1\ISE\verilog\src\unisims，然後全選所有文件，點擊右下角Compile進行編譯

編譯完成後可以看到unisims庫的文件都被編譯到xilinx_unsims庫中去了。

Step5：按照Step4的方法創建xilinx_corelib和xilinx_simprims兩個庫，分別將XilinxCoreLib和simprims文件夾的文件編譯到這兩個庫中去。編譯完成後可以看到Library中多出了剛才創建的三個庫。

Step6：在安裝目錄下找到modelsim.ini文件，關掉它的只讀屬性，並添加以下三個語句，將這三個庫添加到默認庫文件中去。

添加完成後，保存，並把modelsim.ini改為只讀。
這樣以後再次打開Modelsim以後就可以看到Library中多出了剛才創建的三個庫。

⑷ 如何提高ISE的編譯速度

如果你的cpu夠強你應該學會如何利用好它來加速你的代碼編譯速度，那麼你怎麼才能夠最大限度讓你的cpu發燒呢？

下面是一個對比：

比如我的cpu是i7 3770k，

編譯cocos2d-x的libcocos2d工程：

不優化：

1>Time Elapsed 00:01:35.25

優化後：

1>Time Elapsed 00:00:21.66

效果顯著！！！

參考網頁：

Visual Studio 2010中C++並行構建調優(1)
http://developer.51cto.com/art/201003/189235.htm

1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch

解決辦法是：

Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)

Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)

一些含義和拓展資料：

Enable minimal rebuild
通過保存關聯信息到.IDB文件，使編譯器只對最新類定義改動過的源文件進行重編譯，提高編譯速度

Enable Incremental Compilation
同樣通過.IDB文件保存的信息，只重編譯最新改動過的函數

/MP (Build with Multiple Processes)

http://msdn.microsoft.com/en-us/library/bb385193.aspx

/Gm (Enable Minimal Rebuild)

http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx

⑸ ise怎樣編譯

寫好項目，文件之後，在左側的Sources 點擊主文件，下框自動顯示Processes，請點擊Implement Design的 「+」 , 再右擊 Implement Design, 選擇 Run, Rerun 或者 Run All 即可！(參考版本Ise-V10.1)

⑹ xilinx ise 那個版本好用啊

6.X的確是底了點。
我現在用的版本是10.1.03
感覺很好用，編譯的速度感覺上快了（也許只是感覺）
我覺得最好的地方在於它可以支持中文輸入注釋了，以前的版本稍不小心碰到了「Ctrl＋空格」開了輸入法。ISE就死掉了。
安裝10.1，再安裝10.1.03補丁。
還有個使用的就是 修正了下裝Prom時經常校驗錯誤的問題。
其他修正參考ISE的補丁說明。
補充回答。
對應CPLD不應該不支持的，只要是Xilinx的就應該有。
我的.3補丁不是下載的，是xilinx的技術支持給我同事拷貝的。不裝也沒什麼問題的！具我所知，它修正了下裝Prom時經常校驗錯誤的問題（有時出錯，校驗正確就沒有題了）。

⑺ xilinx ise 編譯的過程支持多線程么

是下載線是USB的還是並口的？ 若是USB的，如果開發板和下載線都沒問題，下載配置也沒問題，則可能是USB驅動的問題，如果剛裝過其他版本的ISE則可能導致上述問題，最簡單的方法就是卸載後重裝ISE。 還有可能是開發板上的跳線沒搞對，下載模式的問題

⑻ 在ise中,當編寫好某一元件的代碼後,怎麼生成原理圖

直接用vhdl寫吧，原理圖做大型邏輯工程的話還是勉強一些的

⑼ xilinx ISE 的verilog 編譯時出現的錯誤，請大神解釋一下這些錯誤是什麼意思

第一個錯誤 模塊例化的時候需要給定一個名字—— 模塊名 例化名 都要有
第二個是沒有找到對應的模塊

⑽ Xilinx ISE 編譯時,place & route 很慢.

個人看法，有兩種可能：
1. 你的工程佔用資源較多，隨著資源的消耗，如果工程很大，ISE需要反復將之前布線好的部分進行優化，以騰出空間給後面的邏輯，所以越到後來布通所花費的時間就越長；
2. 你的約束中有較為苛刻或是不合理的時序約束，ISE需要花大量的優化計算去滿足你的約束。
歡迎討論。