fpga編譯時提示引腳不夠怎麼辦

Ⅰ FPGA的引腳輸出電壓不足以驅動外部晶元，在QUARTUS中應該怎樣配置，提高引腳輸出電壓。

沒法配置，輸出電壓是設定好的，要是要改變必須從硬體上改

Ⅱ 關於FPGA的問題

你要是想學FPGA，最好是先買一個學習板。簡化了很多流程。
當然FPGA能焊上去了，手工不好焊，就拿到工廠上焊去。

fpga是基於硬體的編程，fpga你可以理解成裡面的都是一個個的小器件，但是都沒連接起來。所謂基於硬體的編程就是對裡面的器件選擇性的連接，這樣就能組成一個帶有邏輯性的電路，從而滿足你的硬體需求。

vhdl(hardware device language)，基本上就是定義好輸入和輸出，並定義好輸入和輸出之間的邏輯關系，這樣IDE就可以編譯從而得到FPGA內部的連接關系，用來燒寫電路。

同時，fpga支持多次配置（「燒寫」），所以就可以在一個板子上不斷的調試。

空的fpga，什麼都不是，所以引腳的定義 什麼都不是。只有在燒寫後，引腳才有它特定的功能。而且不同的fpga是有不同的引腳。如果深究的話，還是看專業指導文件，或從官網上下文檔。

Ⅲ 求教FPGA編譯中的問題

應該跟時序約束相關，看看原來的工程裡面的.sdc文件是否拿過來了。（Assignments--Settings--TimeQuestTimngAnalyzer）

Ⅳ fpga quartus中由於引腳不夠用沒法進行全編譯怎麼辦

更換晶元，重新進行構建。

Ⅳ fpga 輸入引腳未用 如何處理

設為三態輸入.

fpga管腳配置

1：IO standard：這個是用於支持對應不同的電平標准。FPGA IO口的電壓由IO bank上的VCC引入。一個bank上引入3.3V TTL電平，那麼此時整個bank上輸出3.3V的TTL電平。設置這個第一是為了和current strength一起計算功率。第二個是用於在IO口上載入正確的上拉/下拉電阻。只要你設置完成，Quartus會按照:電平標准自動布線。

2：IO Bank：在quartus pin planner 的top view下右鍵然後點擊 show IO banks，這個時候就會看到FPGA的管腳被幾種顏色劃分開了。一種顏色下的IO口代表一組bank。你在吧管腳的location約束完成以後。IO Bank會自動填充完畢的。

3：Group：Group就是所輸出的信號的名字。比如有一組信號叫cnt。對cnt的某一根賦值，這里的Group會自動填充為cnt 。

4：Reserved：這個是對管腳內部的IO邏輯進行約束的，介紹幾個。bidrectional：雙向，tri-state:三態等等。這個約束的是FPGA在IO端的輸入輸出區域的邏輯。比如選擇tri-state。那麼這個時候，在IO口前部的IO區，quartus會自動給生成一個三態門。

5：Vref Group：這個Group是bank內部的細分區域，因為一個bank可能多達60個腳。為了快速定位，可以利用這個vref group來找到某個管腳。（這個是非修改屬性）無法修改。

Ⅵ FPGA開發板引腳

quartus2中引腳有幾個屬性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )
第一是IO standard：這個是用於支持對應不同的電平標准。FPGA IO口的電壓由IO bank上的VCC引入。一個bank上引入3.3V TTL電平，那麼此時整個bank上輸出3.3V的TTL電平。設置這個第一是為了和current strength一起計算功率。第二個是用於在IO口上載入正確的上拉/下拉電阻。只要你設置完成，Quartus會按照你的電平標准自動布線。

第二是IO Bank：你在quartus pin planner 的top view下右鍵然後點擊 show IO banks，這個時候就會看到FPGA的管腳被幾種顏色劃分開了。一種顏色下的IO口代表一組bank。你在吧管腳的location約束完成以後。IO Bank會自動填充完畢的。

第三是Group：Group就是你所輸出的信號的名字啦。比如你有一組信號叫cnt。你對cnt的某一根賦值，那麼。。這里的Group會自動填充為cnt 。

第四是Reserved：這個是對管腳內部的IO邏輯進行約束的，你在下面可以看到一些值。介紹幾個吧。bidrectional：雙向，tri-state:三態等等。這個約束的是FPGA在IO端的輸入輸出區域的邏輯。比如你選擇tri-state。那麼這個時候，在你IO口前部的IO區，quartus會自動給你生成一個三態門。

第五個是Vref Group：這個Group是bank內部的細分區域，因為一個bank可能多達60個腳。為了快速定位，你可以利用這個vref group來找到某個管腳。（這個是非修改屬性）無法修改。

你的理解是正確的，另外，跨越IO bank的信號沒有問題。只是注意跨bank的電平是否一致即可。對於跨IO bank的延遲對於FPGA而言沒有多少延遲。

Ⅶ 使用quartus ii 設計多周期cpu 時出現器件的引腳不夠怎麼辦

一片595就能擴展出8個輸出口，4片級聯就能擴展出32個，三根口線搞定，按鍵的話看情況10個以內可以用165擴展，加一根口線就行了，如果多的話使用專門的鍵盤晶元，加兩根線口線搞定，現在算起來只使用了5根口線，485/422最多3根，AD的話也就3根控制線，數據線和液晶復用8根，液晶顯示5根控制線夠了，現在算24根就夠了 ！

Ⅷ fpga數碼管顯示 原理圖輸入 引腳名稱修改 編譯不通過

錯了 ，你沒有看到前面的線嗎，一開始粗的，後面的是細的 ，你連錯了，你可以吧粗線後面的細線全部剪掉，然後從粗線開始連起，練到後面的輸出，不要從後面的輸出，練到前面的粗線，因為後面的輸出它默認連線時細線的，細線代表一位的意思，粗線代表多位的意思

Ⅸ fpga的引腳如何配置 請問FPGA的引腳如何配置

FPGA是英文Field－Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。
【FPGA工作原理】
FPGA採用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內部連線（Interconnect）三個部分。FPGA的基本特點主要有：
1）採用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的晶元。
2）FPGA可做其它全定製或半定製ASIC電路的中試樣片。
3）FPGA內部有豐富的觸發器和I／O引腳。
4）FPGA是ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。
5) FPGA採用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。
可以說，FPGA晶元是小批量系統提高系統集成度、可靠性的最佳選擇之一。
FPGA是由存放在片內RAM中的程序來設置其工作狀態的，因此，工作時需要對片內的RAM進行編程。用戶可以根據不同的配置模式，採用不同的編程方式。
加電時，FPGA晶元將EPROM中數據讀入片內編程RAM中，配置完成後，FPGA進入工作狀態。掉電後，FPGA恢復成白片，內部邏輯關系消失，因此，FPGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA的使用非常靈活。
【FPGA配置模式】
FPGA有多種配置模式：並行主模式為一片FPGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片FPGA；串列模式可以採用串列PROM編程FPGA；外設模式可以將FPGA作為微處理器的外設，由微處理器對其編程。
如何實現快速的時序收斂、降低功耗和成本、優化時鍾管理並降低FPGA與PCB並行設計的復雜性等問題，一直是採用FPGA的系統設計工程師需要考慮的關鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發展，系統設計工程師在從這些優異性能獲益的同時，不得不面對由於FPGA前所未有的性能和能力水平而帶來的新的設計挑戰。
例如，領先FPGA廠商Xilinx最近推出的Virtex-5系列採用65nm工藝，可提供高達33萬個邏輯單元、1,200個I/O和大量硬IP塊。超大容量和密度使復雜的布線變得更加不可預測，由此帶來更嚴重的時序收斂問題。此外，針對不同應用而集成的更多數量的邏輯功能、DSP、嵌入式處理和介面模塊，也讓時鍾管理和電壓分配問題變得更加困難。
幸運地是，FPGA廠商、EDA工具供應商正在通力合作解決65nm FPGA獨特的設計挑戰。不久以前，Synplicity與Xilinx宣布成立超大容量時序收斂聯合工作小組，旨在最大程度幫助地系統設計工程師以更快、更高效的方式應用65nm FPGA器件。設計軟體供應商Magma推出的綜合工具Blast FPGA能幫助建立優化的布局，加快時序的收斂。
最近FPGA的配置方式已經多元化！
【FPGA主要生產廠商介紹】1、Altera2、Xilinx3、Actel4、Lattice其中Altera和Xilinx主要生產一般用途FPGA，其主要產品採用RAM工藝。Actel主要提供非易失性FPGA，產品主要基於反熔絲工藝和FLASH工藝。

Ⅹ FPGA的引腳如何配置

一一回答，從簡單到復雜。

首先說IO standard：這個是用於支持對應不同的電平標准。FPGA IO口的電壓由IO bank上的VCC引入。一個bank上引入3.3V TTL電平，那麼此時整個bank上輸出3.3V的TTL電平。設置這個第一是為了和current strength一起計算功率。第二個是用於在IO口上載入正確的上拉/下拉電阻。只要你設置完成，Quartus會按照你的電平標准自動布線。

第二是IO Bank：你在quartus pin planner 的top view下右鍵然後點擊 show IO banks，這個時候就會看到FPGA的管腳被幾種顏色劃分開了。一種顏色下的IO口代表一組bank。你在吧管腳的location約束完成以後。IO Bank會自動填充完畢的。

第三是Group：Group就是你所輸出的信號的名字啦。比如你有一組信號叫cnt。你對cnt的某一根賦值，那麼。。這里的Group會自動填充為cnt 。

第四是Reserved：這個是對管腳內部的IO邏輯進行約束的，你在下面可以看到一些值。介紹幾個吧。bidrectional：雙向，tri-state:三態等等。這個約束的是FPGA在IO端的輸入輸出區域的邏輯。比如你選擇tri-state。那麼這個時候，在你IO口前部的IO區，quartus會自動給你生成一個三態門。

第五個是Vref Group：這個Group是bank內部的細分區域，因為一個bank可能多達60個腳。為了快速定位，你可以利用這個vref group來找到某個管腳。（這個是非修改屬性）無法修改。

你的理解是正確的，另外，跨越IO bank的信號沒有問題。只是注意跨bank的電平是否一致即可。對於跨IO bank的延遲對於FPGA而言沒有多少延遲。

管腳分配呢，你可以看一下quartus裡面pin planner內部那張 top view對於每個管腳的說明。大多數管腳是可以當做普通IO使用的。只是有些特殊要求的時候。只可以使用對應的IO，比如差分輸入，高時鍾輸入等等。這個是要參照對應器件的IO 手冊來決定的。而且對應的設計大多數的器件生產商都會給出參考設計。裡麵包括了IO的設計，pcb的設計以及內部程序埠的約束。所以具體問題具體分析。