fpga演算法評估

⑴ 硬體對比評測：英特爾FPGA和英偉達GPU哪

英特爾對兩代 FPGA（英特爾 Arria 10 和英特爾 Stratix 10）與英偉達 Titan X Pascal 在不同最新 DNN 上的評估表明：DNN 演算法的發展趨勢或許有利於FPGA，這種架構在某些任務上的表現大幅超越對手。盡管這些測試是在 2016 年進行的，英特爾的團隊已經開始對自家FPGA 在最新 DNN 演算法上的運行和優化開始了研究（如 FFT/winograd 數學變換，主動量化（aggressive quantization）和壓縮）。
英特爾的團隊同時指出，除 DNN 以外，FPGA 在各種對延遲敏感的應用（如自動駕駛輔助系統和工業系統）中也有廣泛的前景。

⑵ FPGA功耗的估算精度高嗎大約能達到什麼精度

額。。頻率計的精度要看你實現頻率計的方法啊。。不同的方法精度范圍不同，不存在把所有方法都概括進去的演算法。。。

我的建議是，取2至3個計數器對待測信號和標准信號進行計數，之前最好有個模電模塊可以將被測信號濾成方波，這樣可以大大提高精度。至於精度演算法，

測量頻率FX=A/B * F0
誤差 E = deltaFX / FX
A為計數器1的值，B為計數器2的值，F0是標准頻率
deltaFX是一段時間里FX的微分

好 希望能幫到你啊

⑶ FPGA工程師主要是做什麼 需要具備哪些基本知識

最重要的基礎是《數字電路》這門課。
其次是掌握一種硬體描述語言（VHDL或Verilog）。
另外，FPGA工程師做的事本質上是硬體設計，因此需要具備一定的硬體設計知識。
一個合格的FPGA工程師需要掌握：
1.Verilog語言及其於硬體電路之間的關系。
2.器件結構（最好熟練掌握Spartan3，Vertix4系列的器件結構，及其資源於Verilog行為描述方法的關系。）。
3.開發工具（熟練掌握Synplify,Quartus，ISE,Modelsim)。
4.數字電路（組合電路，觸發器，特別是D觸發器構成分頻器，奇數倍分頻占空比為50%
，時序電路，並且能用Verilog語言描敘。）。
5.熟悉FPGA設計流程（模擬，綜合，布局布線，時序分析）。
6.熟練掌握資源估算（特別是slice,lut,ram等資源的估算）。
7.同步設計原理。

⑷ fpga選型，有沒有關於計算速度的指標

NiosII 的處理能力是不太強，建議你先確認你需要的處理能力後再來選型。FPGA中針對速度指標，主要就是你說的晶元等級，這其實已經包含了很多信息，如內部最大時鍾頻率，介面IO速度，以及高速介面（如SerDes）等信息。 而針對FPGA 中的軟核，不同的速度等級，對應的處理能力相差不大，只是在軟核和FPGA代碼配合時有些差異，這差異主要就是前面所說的那些指標。
另外，圖像處理一般都不選用FPGA軟核實現，建議使用DSP、ARM等處理能力較強的晶元，FPGA只做輔助控制即可。而且，在成本上，前面有人提到的DSP+FPGA成本也比較有優勢。

⑸ 用FPGA實現演算法是什麼意思

演算法有軟體的演算法，有硬體的演算法。
軟體的演算法一般都是用軟體比如C語言，JAVA等來寫。這個很好理解，就叫軟體演算法的實現。

FPGA是可編程邏輯器件。FPGA主要用來實現邏輯電路（數字電路），所以說用FPGA實現某演算法就是要用FPGA設計一個數字電路，該電路可以實現這個演算法的運算。

比如說加法器。用軟體C語言來寫的話，就可以寫為 c=a+b.
但是用FPGA來做的話，應該是考慮用全加器的級聯，或者什麼方法來實現。

一般來講，FPGA有自己的編程語言，常用的是Verilog或者VHDL。
上述加法器也可以寫為 C=A+B. 雖然和C一樣，但是實現之後，在FPGA內部被映射成了很多基本門電路，與或非門，寄存器，鎖存器等。而C語言寫的東西則被編譯成了計算機能夠處理的機器碼，匯編碼。

一個變成指令，一個變成電路。

FPGA實現演算法和單純的畫電路圖又有區別。怎樣又快又省資源，省電力的完成FPGA電路的設計，是FPGA實現演算法關注的領域。就和軟體要關注執行實現和內存佔用量一樣。

總之，最簡單的理解，FPGA的演算法就是邏輯電路，是硬體。

⑹ fpga演算法 dsp演算法 加密解密演算法 三者有什麼區別

對搞FPGA硬體沒什麼幫助，因為純粹是演算法，只會應用到一些和演算法相關的，如雜訊源等，就FPGA這方面來說，所需要知識不多。頂多就是熟悉代碼以及模塊之間的數據流配合
加解密在FPGA上都是可以實現的，但是FPGA對於演算法處理也不是很在行，所以更多的深層次演算法，還是要在DSP上做，和FPGA上做演算法，本質上沒有太大的區別，只是實現方式不同而已，核心還是演算法，而不是工具。

目前做演算法方面，DSP還是主流，但是FPGA也不少了

⑺ 如何在FPGA上建立MATLAB和Simulink演算法原型

工程師通常使用浮點數據類型來測試新的構想和開發初始演算法。然而，FPGA和ASIC硬體實現要求轉換為定點數據類型，而這往往會造成量化誤差。使用
手動工作流程時，通常在HDL編碼過程中執行定點量化。在該工作流程中，工程師無法輕易地通過比較定點表示形式和浮點參考值量化定點量化的效應，而分析針
對溢出的HDL實現也同樣不易。

為了明智確定所需的小數位數，在開始HDL編碼過程之前，工程師需要某種方法來比較浮點模擬結果與定點模擬結果。增加小數位數可以減小量化誤差；不過，這種方法需要增加字長（區域增多、功耗升高）。

例如，圖5展示了DDC濾波器鏈路中低通濾波器第一階段浮點與定點模擬結果的差異。這些差異是因定點量化所致。上方圖形顯示了浮點與定點模擬結果的重疊效果。下方圖形顯示了圖中每一點的量化誤差。工程師可能需要根據設計規范來增加小數位數以減小由此引出的量化誤差。

除了選擇小數位數之外，工程師還需要優化字長，實現低功耗和區域優化的設計。

在DDC案例研究中，工程師使用Simulink定點模塊組將部分數字濾波器鏈路的字長減少了8位之多（圖6）。

利用自動HDL代碼生成功能更快生成FPGA原型

在生成FPGA原型時，HDL代碼必不可少。工程師手工編寫了Verilog或VHDL代碼。作為替代選擇，使用HDL編碼器自動生成HDL代碼具有
眾多明顯優勢。工程師可以快速地評估能否在硬體中實施當前演算法；迅速評估不同的演算法實現，選擇最佳方案；並在FPGA上更快地建立演算法原型。

對於DDC案例研究而言，可以在55秒內生成了5780行HDL代碼。工程師可以瀏覽並很快理解代碼（圖7）。自動代碼生成功能允許工程師對系統級模型進行更改，並且，通過重新生成HDL代碼，該功能可以在數分鍾之內生成更新的HDL實現方案。

重用具有協同模擬功能的系統級測試平台進行HDL驗證

功能驗證：HDL協同模擬使工程師能夠重用Simulink模型，將激勵驅動至HDL模擬器，並對模擬輸出執行互動式系統級分析（圖8）。

HDL模擬僅提供數字波形輸出，而HDL協同模擬則提供了顯示HDL代碼的完整視圖，並可以訪問Simulink的全套系統級分析工具。當工程師觀察到預期結果與HDL模擬結果存在差異時，可藉助協同模擬進一步了解該失配所產生的系統級影響。

例如，在圖9中，頻譜儀視圖可以使工程師做出明智決定，忽略預期結果與HDL模擬結果之間的失配，其原因是該差異位於阻帶區。相比之下，數字波形輸出
只是將預期結果與HDL模擬結果的失配標記為誤差。盡管工程師最終可能得出相同的結論，但這將需要更多的時間完成所需的分析。

測試覆蓋率：工程師可以使用HDL驗證工具、Simulink設計驗證工具和ModelSim/Questa自動執行代碼覆蓋率分析。在該工作流程
中，Simulink設計驗證工具可針對模型覆蓋率生成一套測試用例。HDL驗證工具自動使用這一套測試用例運行ModelSim/Questa,收集代
碼覆蓋率數據，以對生成的代碼加以全面分析。

使用FPGA在環模擬加速驗證

使用系統級模擬和HDL協同模擬驗證DDC演算法之後，便可以立即在FPGA目標平台上部署DDC演算法。對演算法執行基於FPGA的驗證（也稱為FPGA
在環模擬）可以增強對演算法在現實環境中有效運行的信心。相比基於主機的HDL模擬，該驗證可以使工程師更快地運行測試方案。

對於DDC演算法而言，可以使用Simulink模型驅動FPGA輸入激勵並分析FPGA的輸出（圖10）。與HDL協同模擬一樣，在Simulink中始終可以利用相關數據進行分析。

圖11對比了HDL協同模擬和FPGA在環模擬這兩種用於DDC設計的驗證方法。在本案例中，FPGA在環模擬的速度是HDL協同模擬的23倍。這樣
的速度提升使工程師能夠運行更廣泛的測試用例並對其設計進行回歸測試。這使他們能夠識別出有待進一步分析的潛在問題區域。

盡管HDL協同模擬速度較慢，但它卻提高了HDL代碼的可見性。因此，它很適合針對FPGA在環模擬過程中發現的問題區域進行更詳細的分析。

⑻ FPGA如何實現演算法

我個人認為 FPGA的演算法實現與C的演算法有一定關聯 但有區別 有些黃金演算法在硬體語言描述時很費力，不一定好用 也只有理論聯系實踐，從實踐中來到實踐中去，

⑼ 如何用fpga實現演算法的硬體加速

首先，利用傳統的軟體技巧來優化演算法，然後將其轉向定製指令以加速演算法。我們將討論不同實現方法的性能比較和折衷。
CRC演算法可用來校驗數據在傳輸過程中是否被破壞。這些演算法很流行，因為它們具有很高的檢錯率，而且不會對數據吞吐量造成太大影響，因為CRC校驗位被添加進數據信息中。但是，CRC演算法比一些簡單的校驗和演算法有更大的計算量要求。盡管如此，檢錯率的提高使得這種演算法值得去實施。
一般說來，發送端對要被發送的消息執行CRC演算法，並將CRC結果添加進該消息中。消息的接收端對包括CRC結果在內的消息執行同樣的CRC操作。如果接收端的結果與發送端的不同，這說明數據被破壞了。
CRC演算法是一種密集的數學運算，涉及到二元模數除法(molo-2 division)，即數據消息被16或32位多項式(取決於所用CRC標准)除所得的余數。這種操作一般通過異或和移位的迭代過程來實現，當採用16位多項式時，這相當於每數據位元組要執行數百條指令。如果發送數百個位元組，計算量就會高達數萬條指令。因此，任何優化都會大幅提高吞吐量。
代碼列表1中的CRC函數有兩個自變數(消息指針和消息中的位元組數)，它可返回所計算的CRC值(余數)。盡管該函數的自變數是一些位元組，但計算要逐位來執行。該演算法並不高效，因為所有操作(與、移位、異或和循環控制)都必須逐位地執行。
列表1：逐位執行的CRC演算法C代碼。
/*
* The width of the CRC calculation and result.
* Modify the typedef for a 16 or 32-bit CRC standard.
*/
typedef unsigned char crc;
#define WIDTH (8 * sizeof(crc))
#define TOPBIT (1 << (WIDTH - 1))
crc crcSlow(unsigned char const message[], int nBytes)
{
crc remainder = 0;
/*
* Perform molo-2 division, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
/*
* Bring the next byte into the remainder.
*/
remainder ^= (message[byte] << (WIDTH - 8));
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
}
/*
* The final remainder is the CRC result.
*/
return (remainder);
}
1.傳統的軟體優化
圖3：帶CRC外圍電路和DMA的系統模塊示意圖。
讓我們看一下如何利用傳統的軟體技巧來優化CRC演算法。因為CRC操作中的一個操作數，即多項式(除數)是常數，位元組寬CRC操作的所有可能結果都可以預先計算並存儲在一個查找表中。這樣，通過一個讀查找表動作就可讓操作按逐個位元組執行下去。
採用這一演算法時，需要將這些預先計算好的值存儲在存儲器中。選擇ROM或RAM都可以，只要在啟動CRC計算之前將存儲器初始化就行。查找表有256個位元組，表中每個位元組位置包含一個CRC結果，共有256種可能的8位消息(與多項式大小無關)。
列表2示出了採用查找表方法的C代碼，包括生成查找表crcInit()中數值的代碼。
列表2：採用查找表方法的CRC演算法C代碼。
crc crcTable[256];
void crcInit(void)
{
crc remainder;
/*
* Compute the remainder of each possible dividend.
*/
for (int dividend = 0; dividend < 256; ++dividend)
{
/*
* Start with the dividend followed by zeros.
*/
remainder = dividend << (WIDTH - 8);
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
/*
* Store the result into the table.
*/
crcTable[dividend] = remainder;
}
} /* crcInit() */
crc crcFast(unsigned char const message[], int nBytes)
{
unsigned char data;
crc remainder = 0;
/*
* Divide the message by the polynomial, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
data = message[byte] ^ (remainder >> (WIDTH - 8));
remainder = crcTable[data] ^ (remainder << 8);
}
/*
* The final remainder is the CRC.
*/
return (remainder);
} /* crcFast() */
整個計算減少為一個循環，每位元組(不是每位)有兩個異或、兩個移位操作和兩個裝載指令。基本上，這里是用查找表的存儲空間來換取速度。該方法比逐位計算的方法要快9.9倍，這一提高對某些應用已經足夠。如果需要更高的性能，可以嘗試編寫匯編代碼或增加查找表容量以擠出更多性能來。但是，如果需要20、50甚至500倍的性能提高，就要考慮採用硬體加速來實現該演算法了。
表1：各種規模的數據模塊下CRC演算法測試比較結果。
2.採用定製指令方法
CRC演算法由連續的異或和移位操作構成，用很少的邏輯即可在硬體中簡單實現。由於這一硬體模塊僅需幾個周期來計算CRC，採用定製指令來實現CRC計算要比採用外圍電路更好。此外，無須涉及系統中任何其它外圍電路或存儲器。僅需要一個微處理器來支持定製指令即可，一般是指可配置微處理器。
當在硬體中實現時，演算法應該每次執行16或32位計算，這取決於所採用的CRC標准。如果採用CRC-CCITT標准(16位多項式)，最好每次執行16位計算。如果使用8位微處理器，效率可能不太高，因為裝載操作數值及返回CRC值需要額外的周期。圖2示出了用硬體實現16位CRC演算法的內核。
信號msg(15..0)每次被移入異或/移位硬體一位。列表3示出了在64KB數據模塊上計算CRC的一些C代碼例子。該實例是針對Nios嵌入式處理器。
列表3：採用定製指令的CRC計算C代碼。
unsigned short crcCompute(unsigned short *data_block, unsigned int nWords)
{
unsigned short* pointer;
unsigned short word;
/*
* initialize crc reg to 0xFFFF
*/
word = nm_crc (0xFFFF, 1); /* nm_crc() is the CRC custom instruction */
/*
* calculate CRC on block of data
* nm_crc() is the CRC custom instruction
*
*/
for (pointer = data_block; pointer < (data_block + nWords); pointer ++)
word = nm_crc(*pointer, 0) return (word);
}
int main(void)
{
#define data_block_begin (na_onchip_memory)
#define data_block_end (na_onchip_memory + 0xffff)
unsigned short crc_result;
unsigned int data_block_length = (unsigned short *)data_block_end - (unsigned short
*)data_block_begin + 1;
crc_result = crcCompute((unsigned short *)data_block_begin, data_block_length);
}
採用定製指令時，用於計算CRC值的代碼是一個函數調用，或宏。當針對Nios處理器實現定製指令時，系統構建工具會生成一個宏。在本例中為nm_crc()，可用它來調用定製指令。
在啟動CRC計算之前，定製指令內的CRC寄存器需要先初始化。裝載初始值是CRC標準的一部分，而且每種CRC標准都不一樣。接著，循環將為數據模塊中的每16位數據調用一次CRC定製指令。這種定製指令實現方式要比逐位實現的方法快27倍。
3.CRC外圍電路方法
如果將CRC演算法作為硬體外圍電路來實現，並利用DMA將數據從存儲器轉移到外圍電路，這樣還可以進一步提高速度。這種方法將省去處理器為每次計算而裝載數據所需要的額外周期。DMA可在此外圍電路完成前一次CRC計算的時鍾周期內提供新的數據。圖3示出了利用DMA、CRC外圍電路來實現加速的系統模塊示意圖。
在64KB數據模塊上，利用帶DMA的定製外圍電路可獲得比逐位計算的純軟體演算法快500倍的性能。要知道，隨著數據模塊規模的增加，使用DMA所獲得的性能也隨之提高。這是因為設置DMA僅需很少的開銷，設置之後DMA運行得特別快，因為每個周期它都可以傳遞數據。因此，若只有少數位元組的數據，用DMA並不劃算。
這里所討論的所有採用CRC-CCITT標准(16位多項式)的演算法都是在Altera Stratix FPGA的Nios處理器上實現的。表1示出了各種數據長度的測試比較結果，以及大致的硬體使用情況(FPGA中的存儲器或邏輯單元)。
可以看出，演算法所用的硬體越多，演算法速度越快。這是用硬體資源來換取速度。

⑽ FPGA是什麼，有用嗎

FPGA是在PAL、GAL等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。

FPGA設計不是簡單的晶元研究，主要是利用 FPGA 的模式進行其他行業產品的設計。 與 ASIC 不同，FPGA在通信行業的應用比較廣泛。通過對全球FPGA產品市場以及相關供應商的分析，結合當前我國的實際情況以及國內領先的FPGA產品可以發現相關技術在未來的發展方向，對我國科技水平的全面提高具有非常重要的推動作用。

(10)fpga演算法評估擴展閱讀：

FPGA 器件屬於專用集成電路中的一種半定製電路，是可編程的邏輯列陣，能夠有效的解決原有的器件門電路數較少的問題。FPGA 的基本結構包括可編程輸入輸出單元，可配置邏輯塊，數字時鍾管理模塊，嵌入式塊RAM，布線資源，內嵌專用硬核，底層內嵌功能單元。

由於FPGA具有布線資源豐富，可重復編程和集成度高，投資較低的特點，在數字電路設計領域得到了廣泛的應用。FPGA的設計流程包括演算法設計、代碼模擬以及設計、板機調試，設計者以及實際需求建立演算法架構，利用EDA建立設計方案或HD編寫設計代碼，通過代碼模擬保證設計方案符合實際要求，最後進行板級調試，利用配置電路將相關文件下載至FPGA晶元中，驗證實際運行效果。