A. 單片機的SPI通信怎麼用
一個前提，就是時鍾線始終是主機來產生的如果你是使用單片機內部SPI模塊的話只要往主機的發送寄存器裡面放入一個位元組，主機會在時鍾線自動產生8個脈沖，當主機的時鍾線，產生8個脈沖的時候，那麼此時 主機 從機發送寄存器發出一個位元組 接收寄存器接收到主機發送的位元組接收寄存器接收從機發送的一個位元組 發送寄存器發出一個位元組至於哪些數據是你要的，哪些數據是不要的，這個就根據你的數據通訊規范來選取了一般來說，主機在發送給從機的命令的時候，此時主機接收寄存器的接收到的數據是沒有用的，那就不去出來，如果要讓從機發送一個數據回來，那就隨便往發送寄存器裡面寫入一個數據，讓時鍾線自動產生8個脈沖，從而讓從機把他發送寄存器的數據移動主機的接收寄存器來
B. STM32和FPGA通過SPI進行通訊
先看下SPI的時序吧，這個簡單，但SPI時序不唯一，隨便用一種就可以，然後stm32的程序網上很多，建議用模擬的先做型斗測試，如果有示波器可以直接用STM32SPI模塊，FPGA的話很靈活，知道了stm32的時序後，一配合卜茄磨STM32就可了，至於用Verilog還是VHDL看個人愛好了，網上搜Verilog SPI程序應該能找到好多,而納鍵且硬體描述語言和晶元基本無關，找來的代碼直接貼上都能用。stm32找來代碼一般不能用，要調試一下。Q308680190
C. 我現在需要用STM32控制FPGA並且和FPGA進行通訊，請問STM32和FPGA的介面怎樣才能實現呢請高手們幫忙解答
STM32提供了很多畝拍片上通信接孝脊口，如SPI，I2C，UART等，還可用IO直接並行巧耐滲傳輸，這些介面在FPGA上都能夠實現。關鍵看你要通訊的數據量，要求的傳輸速率，對於串列並行的特殊要求，電路板空間要求等綜合考慮，選擇通訊方式。具體的FPGA代碼都有軟核或者示例代碼，稍作修改都能用。STM32的代碼網上就非常多了。
D. STM32如何通過串口與FPGA之間進行通信.及要注意的問題。剛上手希望越詳細越好，謝謝。
FPGA與STM32通信有兩種方式：嘩跡孝
最簡單的，利用NIOS2軟核，內有UART。優點是方便，缺點是效率低和資源佔用高。
另外一種是用硬體語言寫一個串口，優點是效率，缺點是代碼繁復。如果只用特定的傳輸方式的亂稿話應該很好州好寫吧？
E. FPGA 怎麼實現UART串口和IIC口或SPI 通訊可以大概說一下嗎
1. FPGA與MCU,DSP,ARM等區別
MCU等是屬於軟體編程，程序是順序執行，即使像DSP有多級流水線，但是程序總體還是順序的。
FPGA是屬於硬體編程，程序是並行執行的，可以有多個進程，同時執行不同的功能。
2. FPGA實現UART,IIC,SPI。
如果是簡單的應用（比如說不用校驗等等），完全可以自己寫，例如下面的程序，VHDL寫的，既可以作為UART發送程序（改改就是接收），也可以做SPI發送或者接收（加一個時鍾）。
如果需要較完善的功能的話，建議使用IP核，往上有很多免費的UART,IIC,SPI等介面的IP核，功能及代碼都給你寫好了的，提供輸入輸出介面，方便應用。
process(Clk)
variable temp : integer range 0 to 7;
begin
if Clk'event and Clk='1' then
if Reset = '0' then
TxD <= '1';
BitCnt <= "00000";
SL<='1';
TReg<=(others=>'0');
temp:=0;
elsif Load = '0' and temp=0 then
TxD <= '1';
SL<='1';
BitCnt <= "00000";
temp:=0;
elsif Load='1' and temp=0 then
temp:=1;
elsif temp=1 then
case BitCnt is
when "00000" =>
TReg <= Addr_Data;
SL<='0';
TxD <= '0';
BitCnt <= BitCnt + 1;
temp:=1;
when "00001" | "00010" | "00011" |
"00100" | "00101" | "00110" |
"00111" | "01000" | "01001" |
"01010" | "01011" | "01100" |
"01101" | "01110" | "01111" =>
TxD <= TReg(0);
TReg <= '1' & TReg(14 downto 1);
BitCnt <= BitCnt + 1;
temp:=1;
when "10000" =>
SL<='1';
TxD <= '1';
TReg <= '1' & TReg(14 downto 1);
BitCnt <= "00000";
temp:=0;
when others => NULL;
end case;
ELSE
TXD<='1';
SL<='1';
end if;
end if;
end process;
F. 用fpga模擬spi從機通信中有時鍾分頻嗎
你需要看到，不管用PLL和碼差頻率的使用PLL分頻的簡單實現，最重要的是，出了分頻信號穩定，低抖動的。FPGA開發，時鍾源是非姿型常重要的，在一般情況下，時鍾抖動，不確定性會給系統帶來嚴重的影響，甚至影響實現跡蘆猜這些功能在Altera的官方說明相應的數據。因此，在PLL的輸出時鍾信號可以被分配到全局時鍾資源以及避免對抖動造成嚴重影響，時序分析和後面你能夠欣賞驗證的益處。還嘩大有什麼可問的問題
G. 請問FPGA是如何與單片機通訊的
1 前言
現場可編程邏輯器件（FPGA）在高速採集系統中的應用越來越廣，由於FPGA
對採集到的數據的處理能力比較差，故需要將其採集到的數據送到其他CPU 系統
來實現數據的處理功能，這就使FPGA 系統與其他CPU 系統之間的數據通信提到
日程上，得到人們的急切關注。本文介紹利用VHDL 語言實現 FPGA 與單片機
的串口非同步通信電路。
整個設計採用模塊化的設計思想，可分為四個模塊：FPGA 數據發送模塊，
FPGA 波特率發生控制模塊，FPGA 總體介面模塊以及單片機數據接收模塊。本
文著重對FPGA 數據發送模塊實現進行說明。
2 FPGA 數據發送模塊的設計
根據RS232 非同步串列通信來的幀格式，在FPGA 發送模塊中採用的每一幀
格式為：1 位開始位+8 位數據位+1 位奇校驗位+1 位停止位，波特率為2400。本
系統設計的是將一個16 位的數據封裝成高位幀和低位幀兩個幀進行發送，先發
送低位幀， 再發送高位幀， 在傳輸數據時， 加上文件頭和數據長度， 文件頭用
555555 來表示，只有單片機收到555555 時，才將下面傳輸的數據長度和數據位
進行接收，並進行奇校驗位的檢驗，正確就對收到的數據進行存儲處理功能，數
據長度可以根據需要任意改變。由設置的波特率可以算出分頻系數，具體演算法為
分頻系數X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是實現上
述功能的VHDL 源程序。
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity atel2_bin is
port( txclk: in std_logic; --2400Hz 的波特率時鍾
reset: in std_logic; --復位信號
din: in std_logic_vector(15 downto 0); --發送的數據
start: in std_logic; --允許傳輸信號
sout: out std_logic --串列輸出埠
);
end atel2_bin;
architecture behav of atel2_bin is
signal thr,len: std_logic_vector(15 downto 0);
signal txcnt_r: std_logic_vector(2 downto 0);
signal sout1: std_logic;
signal cou: integer:=0;
signal oddb:std_logic;
type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);
signal state:s:=start1;
begin
process(txclk)
begin
if rising_edge(txclk) then
if cou<3 then thr<="0000000001010101"; --發送的文件頭
elsif cou=3 then
thr<="0000000000000010"; --發送的文件長度
elsif (cou>3 and state=stop2) then thr<=din;--發送的數據
end if;
end if;
end process;
process(reset,txclk)
variable tsr,tsr1,oddb1,oddb2: std_logic_vector(7 downto 0);
begin
if reset='1' then
txcnt_r<=(others=>'0');
sout1<='1';
state<=start1;
cou<=0;
elsif txclk'event and txclk='1' then
case state is
when start1=>
if start='1' then
if cou=3 then
len<=thr;
end if;
tsr:=thr(7 downto 0);
oddb1:=thr(7 downto 0);
sout1<='0'; --起始位
txcnt_r<=(others=>'0');
state<=shift1;
else
state<=start1;
end if;
when shift1=>
oddb<=oddb1(7) xor oddb1(6) xor oddb1(5) xor oddb1(4) xor
oddb1(3) xor oddb1(2) xor oddb1(1) xor oddb1(0);
sout1<=tsr(0); --數據位
tsr(6 downto 0):=tsr(7 downto 1);
tsr(7):='0';
txcnt_r<=txcnt_r+1;
if (txcnt_r=7) then
state<=odd1;cou<=cou+1;
end if;
when odd1=> --奇校驗位
if oddb='1' then
sout1<='0';state<=stop1;
else
sout1<='1';state<=stop1;
end if;
when stop1=>
sout1<='1'; --停止位
if cou<4 then
state<=start1;
else
state<=start2;
end if;
when start2=>
tsr1:=thr(15 downto 8);
oddb2:=thr(15 downto 8);
sout1<='0'; --起始位
txcnt_r<=(others=>'0');
state<=shift2;
when shift2=>
oddb<=oddb2(7) xor oddb2(6) xor oddb2(5) xor oddb2(4) xor
oddb2(3) xor oddb2(2) xor oddb2(1) xor oddb2(0);
sout1<=tsr1(0);--數據位
tsr1(6 downto 0):=tsr1(7 downto 1);
tsr1(7):='0';
txcnt_r<=txcnt_r+1;
if (txcnt_r=7) then
state<=odd2;
end if;
when odd2=> --奇校驗位
if oddb='1' then
sout1<='0';state<=stop2;
else
sout1<='1';state<=stop2;
end if;
when stop2=>
sout1<='1'; --停止位
if len="0000000000000000" then
state<=stop2;
else
state<=start1;
len<=len-1;
end if;
end case;
end if;
end process;
sout<=sout1;
end behav;
其中各信號的說明已在程序中標明了。波形模擬圖如圖2 所示。
圖2 FPGA 數據發送時序模擬圖
圖中Din 寫入值為3355H，波特率為2400Hz，Start 信號始終置邏輯1，即隨時都
能發送數據。Reset 信號邏輯1 時復位，邏輯0 時電路開始工作。THR 是數據寄
存器，文件頭、數據長度以及數據位都先寄存到THR 中，Len 是數據長度，TSR
是低8 位數據幀寄存器，TSR1 是高8 位數據幀寄存器。數據長度Len 定為02H，
發送時先發送低8 位55H，後發送高8 位33H，一共發送兩遍。發送的數據格式
說明： 當發送55H 時， 其二進制為01010101， 則發送的數據的二進制數為
00101010111（ 1 位開始位+8 位數據位+1 位奇校驗位+1 位停止位）。
單片機部分先對FPGA 發送過來的文件頭進行確認，正確就接收文件，否則
放棄接收的數據。根據FPGA 發送模塊的協議，對串口控制寄存器SCON 和波特
率控制寄存器PCON 的設置即可實現。
流程圖發不上來，沒有空間，要的話 留個郵箱給我！
H. Xilinx的spartan-6 FPGA有沒有串列外設介面SPI通信的IP核
SPI通信敗敏很簡單，以余枯尺前用過，搞清楚時序，自己用Verilog寫。豎高AXI Quad SPI像是用到硬核或者軟核時候mcu那邊的，邏輯這邊只能自己寫，Xilinx軟體裡面的IP核一般都是比較復雜的協議，也是別人寫出來打包進去的。
I. FPGA通過某種通用介面（如SPI）和外部晶元通信時，FPGA如何實現才能滿足晶元手冊給出的時序要求呢
首先，對照外部晶元的電氣特性部分，確認電平連接方伍斗式，在FPGA的管腳約束滿足外部晶元的電氣要求即可。
其次，在FPGA設計中滿足外部器件的時序要求，這包括兩部分，一個是功能實現，一個是時序約束。基本功能實現，可以通過編寫代碼的方式，同時查看外部晶元的時序要求，滿足setup/hold 要求，就針對SPI的時序而言，其CLK和DI、DO的時序要老滲求很簡單，很容易滿足（如果實現不會，就看這時序圖設計電路，或網上下載個成熟電路，把他們看明白）。而時序約束，通過編寫SDC等文件實現，你這里只需要周期約束即可滿足，而其他的offset、miti-cycle等約束是否需要，在設計過程中確認。
最後，其他要求，如jitter等，需要依靠FPGA器侍橘脊件自身性能滿足。這個不需要設計，只需要查看FPGA DATASHEET即可。
J. 我想讓AD通過SPI介面與FPGA進行通信，如果要通過SPI介面晶元進行連接的話，具體電路該如何實現
直接將AD後的數字信號給FPGA不就得啦!