㈠ Xilinx ISE 编译时,place & route 很慢.
个人看法，有两种可能：
1. 你的工程占用资源较多，随着资源的消耗，如果工程很大，ISE需要反复将之前布线好的部分进行优化，以腾出空间给后面的逻辑，所以越到后来布通所花费的时间就越长；
2. 你的约束中有较为苛刻或是不合理的时序约束，ISE需要花大量的优化计算去满足你的约束。
欢迎讨论。
㈡ 我用xilinx ise到Implement的map这一步出现了一下16个错误，求解决办法（字数限制，无办法粘贴所有错误）
用 synplify综合就好了，Xilinx自己的编译器做的太差了
㈢ xilinx ise 编译的过程支持多线程么
是下载线是USB的还是并口的？ 若是USB的，如果开发板和下载线都没问题，下载配置也没问题，则可能是USB驱动的问题，如果刚装过其他版本的ISE则可能导致上述问题，最简单的方法就是卸载后重装ISE。 还有可能是开发板上的跳线没搞对，下载模式的问题
㈣ 使用Xilinx的spartan6，遇到一个很奇怪的问题
应该是初始化的问题吧，前仿和后仿时，很多逻辑的输入都需要确定状态，但是前级如果状态不定，就会导致逻辑功能不能正常，但是实际电路实际都会有初始状态，所以可能会出现仿真不能出正常结果，但是program到芯片却正常运行的现象
建议加上同步全局复位，仿真的时候先来个几十个时钟周期的全局复位，把所有状态都确定，然后再开始run电路功能
㈤ xilinx交叉编译环境有什么用
不能解析XML数据,可能是早期版本ISE做的
㈥ 请教如何编译Xilinx的关于VCS的库
将Modelsim根目录下的modelsim.ini的属性由只读改为可写。 新建一个文件夹，比如library（为叙述方便，把它放在modelsim的根目录下）。D:/modelsim/library. 启动Modelsim,选择[File]/[chang Directory],选择D:/modelsim/library. 选择[File]/[N...