A. 单片机的SPI通信怎么用
一个前提，就是时钟线始终是主机来产生的如果你是使用单片机内部SPI模块的话只要往主机的发送寄存器里面放入一个字节，主机会在时钟线自动产生8个脉冲，当主机的时钟线，产生8个脉冲的时候，那么此时 主机 从机发送寄存器发出一个字节 接收寄存器接收到主机发送的字节接收寄存器接收从机发送的一个字节 发送寄存器发出一个字节至于哪些数据是你要的，哪些数据是不要的，这个就根据你的数据通讯规范来选取了一般来说，主机在发送给从机的命令的时候，此时主机接收寄存器的接收到的数据是没有用的，那就不去出来，如果要让从机发送一个数据回来，那就随便往发送寄存器里面写入一个数据，让时钟线自动产生8个脉冲，从而让从机把他发送寄存器的数据移动主机的接收寄存器来
B. STM32和FPGA通过SPI进行通讯
先看下SPI的时序吧，这个简单，但SPI时序不唯一，随便用一种就可以，然后stm32的程序网上很多，建议用模拟的先做型斗测试，如果有示波器可以直接用STM32SPI模块，FPGA的话很灵活，知道了stm32的时序后，一配合卜茄磨STM32就可了，至于用Verilog还是VHDL看个人爱好了，网上搜Verilog SPI程序应该能找到好多,而纳键且硬件描述语言和芯片基本无关，找来的代码直接贴上都能用。stm32找来代码一般不能用，要调试一下。Q308680190
C. 我现在需要用STM32控制FPGA并且和FPGA进行通讯，请问STM32和FPGA的接口怎样才能实现呢请高手们帮忙解答
STM32提供了很多亩拍片上通信接孝脊口，如SPI，I2C，UART等，还可用IO直接并行巧耐渗传输，这些接口在FPGA上都能够实现。关键看你要通讯的数据量，要求的传输速率，对于串行并行的特殊要求，电路板空间要求等综合考虑，选择通讯方式。具体的FPGA代码都有软核或者示例代码，稍作修改都能用。STM32的代码网上就非常多了。
D. STM32如何通过串口与FPGA之间进行通信.及要注意的问题。刚上手希望越详细越好，谢谢。
FPGA与STM32通信有两种方式：哗迹孝
最简单的，利用NIOS2软核，内有UART。优点是方便，缺点是效率低和资源占用高。
另外一种是用硬件语言写一个串口，优点是效率，缺点是代码繁复。如果只用特定的传输方式的乱稿话应该很好州好写吧？
E. FPGA 怎么实现UART串口和IIC口或SPI 通讯可以大概说一下吗
1. FPGA与MCU,DSP,ARM等区别
MCU等是属于软件编程，程序是顺序执行，即使像DSP有多级流水线，但是程序总体还是顺序的。
FPGA是属于硬件编程，程序是并行执行的，可以有多个进程，同时执行不同的功能。
2. FPGA实现UART,IIC,SPI。
如果是简单的应用（比如说不用校验等等），完全可以自己写，例如下面的程序，VHDL写的，既可以作为UART发送程序（改改就是接收），也可以做SPI发送或者接收（加一个时钟）。
如果需要较完善的功能的话，建议使用IP核，往上有很多免费的UART,IIC,SPI等接口的IP核，功能及代码都给你写好了的，提供输入输出接口，方便应用。
process(Clk)
variable temp : integer range 0 to 7;
begin
if Clk'event and Clk='1' then
if Reset = '0' then
TxD <= '1';
BitCnt <= "00000";
SL<='1';
TReg<=(others=>'0');
temp:=0;
elsif Load = '0' and temp=0 then
TxD <= '1';
SL<='1';
BitCnt <= "00000";
temp:=0;
elsif Load='1' and temp=0 then
temp:=1;
elsif temp=1 then
case BitCnt is
when "00000" =>
TReg <= Addr_Data;
SL<='0';
TxD <= '0';
BitCnt <= BitCnt + 1;
temp:=1;
when "00001" | "00010" | "00011" |
"00100" | "00101" | "00110" |
"00111" | "01000" | "01001" |
"01010" | "01011" | "01100" |
"01101" | "01110" | "01111" =>
TxD <= TReg(0);
TReg <= '1' & TReg(14 downto 1);
BitCnt <= BitCnt + 1;
temp:=1;
when "10000" =>
SL<='1';
TxD <= '1';
TReg <= '1' & TReg(14 downto 1);
BitCnt <= "00000";
temp:=0;
when others => NULL;
end case;
ELSE
TXD<='1';
SL<='1';
end if;
end if;
end process;
F. 用fpga模拟spi从机通信中有时钟分频吗
你需要看到，不管用PLL和码差频率的使用PLL分频的简单实现，最重要的是，出了分频信号稳定，低抖动的。FPGA开发，时钟源是非姿型常重要的，在一般情况下，时钟抖动，不确定性会给系统带来严重的影响，甚至影响实现迹芦猜这些功能在Altera的官方说明相应的数据。因此，在PLL的输出时钟信号可以被分配到全局时钟资源以及避免对抖动造成严重影响，时序分析和后面你能够欣赏验证的益处。还哗大有什么可问的问题
G. 请问FPGA是如何与单片机通讯的
1 前言
现场可编程逻辑器件（FPGA）在高速采集系统中的应用越来越广，由于FPGA
对采集到的数据的处理能力比较差，故需要将其采集到的数据送到其他CPU 系统
来实现数据的处理功能，这就使FPGA 系统与其他CPU 系统之间的数据通信提到
日程上，得到人们的急切关注。本文介绍利用VHDL 语言实现 FPGA 与单片机
的串口异步通信电路。
整个设计采用模块化的设计思想，可分为四个模块：FPGA 数据发送模块，
FPGA 波特率发生控制模块，FPGA 总体接口模块以及单片机数据接收模块。本
文着重对FPGA 数据发送模块实现进行说明。
2 FPGA 数据发送模块的设计
根据RS232 异步串行通信来的帧格式，在FPGA 发送模块中采用的每一帧
格式为：1 位开始位+8 位数据位+1 位奇校验位+1 位停止位，波特率为2400。本
系统设计的是将一个16 位的数据封装成高位帧和低位帧两个帧进行发送，先发
送低位帧， 再发送高位帧， 在传输数据时， 加上文件头和数据长度， 文件头用
555555 来表示，只有单片机收到555555 时，才将下面传输的数据长度和数据位
进行接收，并进行奇校验位的检验，正确就对收到的数据进行存储处理功能，数
据长度可以根据需要任意改变。由设置的波特率可以算出分频系数，具体算法为
分频系数X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是实现上
述功能的VHDL 源程序。
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity atel2_bin is
port( txclk: in std_logic; --2400Hz 的波特率时钟
reset: in std_logic; --复位信号
din: in std_logic_vector(15 downto 0); --发送的数据
start: in std_logic; --允许传输信号
sout: out std_logic --串行输出端口
);
end atel2_bin;
architecture behav of atel2_bin is
signal thr,len: std_logic_vector(15 downto 0);
signal txcnt_r: std_logic_vector(2 downto 0);
signal sout1: std_logic;
signal cou: integer:=0;
signal oddb:std_logic;
type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);
signal state:s:=start1;
begin
process(txclk)
begin
if rising_edge(txclk) then
if cou<3 then thr<="0000000001010101"; --发送的文件头
elsif cou=3 then
thr<="0000000000000010"; --发送的文件长度
elsif (cou>3 and state=stop2) then thr<=din;--发送的数据
end if;
end if;
end process;
process(reset,txclk)
variable tsr,tsr1,oddb1,oddb2: std_logic_vector(7 downto 0);
begin
if reset='1' then
txcnt_r<=(others=>'0');
sout1<='1';
state<=start1;
cou<=0;
elsif txclk'event and txclk='1' then
case state is
when start1=>
if start='1' then
if cou=3 then
len<=thr;
end if;
tsr:=thr(7 downto 0);
oddb1:=thr(7 downto 0);
sout1<='0'; --起始位
txcnt_r<=(others=>'0');
state<=shift1;
else
state<=start1;
end if;
when shift1=>
oddb<=oddb1(7) xor oddb1(6) xor oddb1(5) xor oddb1(4) xor
oddb1(3) xor oddb1(2) xor oddb1(1) xor oddb1(0);
sout1<=tsr(0); --数据位
tsr(6 downto 0):=tsr(7 downto 1);
tsr(7):='0';
txcnt_r<=txcnt_r+1;
if (txcnt_r=7) then
state<=odd1;cou<=cou+1;
end if;
when odd1=> --奇校验位
if oddb='1' then
sout1<='0';state<=stop1;
else
sout1<='1';state<=stop1;
end if;
when stop1=>
sout1<='1'; --停止位
if cou<4 then
state<=start1;
else
state<=start2;
end if;
when start2=>
tsr1:=thr(15 downto 8);
oddb2:=thr(15 downto 8);
sout1<='0'; --起始位
txcnt_r<=(others=>'0');
state<=shift2;
when shift2=>
oddb<=oddb2(7) xor oddb2(6) xor oddb2(5) xor oddb2(4) xor
oddb2(3) xor oddb2(2) xor oddb2(1) xor oddb2(0);
sout1<=tsr1(0);--数据位
tsr1(6 downto 0):=tsr1(7 downto 1);
tsr1(7):='0';
txcnt_r<=txcnt_r+1;
if (txcnt_r=7) then
state<=odd2;
end if;
when odd2=> --奇校验位
if oddb='1' then
sout1<='0';state<=stop2;
else
sout1<='1';state<=stop2;
end if;
when stop2=>
sout1<='1'; --停止位
if len="0000000000000000" then
state<=stop2;
else
state<=start1;
len<=len-1;
end if;
end case;
end if;
end process;
sout<=sout1;
end behav;
其中各信号的说明已在程序中标明了。波形仿真图如图2 所示。
图2 FPGA 数据发送时序仿真图
图中Din 写入值为3355H，波特率为2400Hz，Start 信号始终置逻辑1，即随时都
能发送数据。Reset 信号逻辑1 时复位，逻辑0 时电路开始工作。THR 是数据寄
存器，文件头、数据长度以及数据位都先寄存到THR 中，Len 是数据长度，TSR
是低8 位数据帧寄存器，TSR1 是高8 位数据帧寄存器。数据长度Len 定为02H，
发送时先发送低8 位55H，后发送高8 位33H，一共发送两遍。发送的数据格式
说明： 当发送55H 时， 其二进制为01010101， 则发送的数据的二进制数为
00101010111（ 1 位开始位+8 位数据位+1 位奇校验位+1 位停止位）。
单片机部分先对FPGA 发送过来的文件头进行确认，正确就接收文件，否则
放弃接收的数据。根据FPGA 发送模块的协议，对串口控制寄存器SCON 和波特
率控制寄存器PCON 的设置即可实现。
流程图发不上来，没有空间，要的话 留个邮箱给我！
H. Xilinx的spartan-6 FPGA有没有串行外设接口SPI通信的IP核
SPI通信败敏很简单，以余枯尺前用过，搞清楚时序，自己用Verilog写。竖高AXI Quad SPI像是用到硬核或者软核时候mcu那边的，逻辑这边只能自己写，Xilinx软件里面的IP核一般都是比较复杂的协议，也是别人写出来打包进去的。
I. FPGA通过某种通用接口（如SPI）和外部芯片通信时，FPGA如何实现才能满足芯片手册给出的时序要求呢
首先，对照外部芯片的电气特性部分，确认电平连接方伍斗式，在FPGA的管脚约束满足外部芯片的电气要求即可。
其次，在FPGA设计中满足外部器件的时序要求，这包括两部分，一个是功能实现，一个是时序约束。基本功能实现，可以通过编写代码的方式，同时查看外部芯片的时序要求，满足setup/hold 要求，就针对SPI的时序而言，其CLK和DI、DO的时序要老渗求很简单，很容易满足（如果实现不会，就看这时序图设计电路，或网上下载个成熟电路，把他们看明白）。而时序约束，通过编写SDC等文件实现，你这里只需要周期约束即可满足，而其他的offset、miti-cycle等约束是否需要，在设计过程中确认。
最后，其他要求，如jitter等，需要依靠FPGA器侍橘脊件自身性能满足。这个不需要设计，只需要查看FPGA DATASHEET即可。
J. 我想让AD通过SPI接口与FPGA进行通信，如果要通过SPI接口芯片进行连接的话，具体电路该如何实现
直接将AD后的数字信号给FPGA不就得啦!