‘壹’ 如果用modelsim对verilog经编译的程序进行仿真
以下操作在ModelSim SE PLUS 6.2b中完成
1.新建一个工程 file -> new -> project... 此时会弹出一个Creat Project对话框,输入一个工程名,选择保存路径 (不要包含中文),其他默认就行了;
2.点OK后会弹出一个Add items to the Project,里面有几个可选项,应该很容易明白;
3.添加好文件后,点close把Add items to the Project对话框关闭,这时在左侧的workspace的project窗口里可以看到刚才添加的文件,双击可以打开这些文件进行编辑,编辑好后保存;
4.右击刚才编辑好的文件compile -> compile select(或根据自己需要选其他项),如果没有错误,则在底部的命令窗口可以看到编译成功的消息(呈绿色),否则会出现出错的消息(呈红色),双击它会弹出一个更具体的窗口提示你出错的地方.
5.修改所有错误直到编译成功.这时可以在菜单栏选择Simulation -> Start simulatio... 这时会弹出一个Start simulatio的对话框,在Design的标签下你会看到有很多库,展开work库会看到刚才编译成功的文件(如果有多个文件的话选择一个你想仿真的,比如测试程序,这时底部的OK会由刚才的不可用变成可用的),然后把Opitimization选项下的Enable opitimization前复选取消(这样可以保证过会儿所有的输入输出都可以看到,你可以试试不取消这项有何区别),然后点OK就行了.
6.选择view -> Objects就可以看到你想仿真的各个量,选中它们并右击Add to wave -> Selected signals,这时就会弹出一个波形仿真窗口.如果你的测试文件写得没问题的话就可以看到仿真波形,你也可以观察底部的命令窗口察看相关信息.
7.如果没写测试文件的话,在波形仿真窗口右击相关信号,选择force...设置想仿真的值或clock...把该量设置为时钟,然后点工具栏上的Run或Simulation菜单下的Run.
‘贰’ 用Verilog HDL编写的程序怎么用MAX+plusII怎么编译和仿真啊
verilog => filename.v
‘叁’ 怎么用maxplus2做仿真啊
【1】不要动不动就破解，有正版的；
【2】file菜单的左侧有一个
"
max+pluss
ii
"的菜单，点击就出现
"waveformeditor".
点击该项，创建一个
*.scf
的文件。该文件一定要与某个成功编译的项目关联。调用该项目的信号进入，编辑各个信号(输入信号)，设定仿真周期个数或者时间长度，设好时钟(如果存在)。保存；
【3】还是那个
"
max+pluss
ii
"的菜单，点击simulator即可。
----祝你顺利
‘肆’ 3D MAX能进行仿真吗
不用那么麻烦，MAX自带的reactor应该可以满足大部分的力学效果。你可以在工具栏的空白地方点右键，调出reactor面板。里面有钢体，柔体，布料的工具。也有你说的弹簧效果，不过一两句话讲不清楚，建议上网搜索一些reactor相关的教程。如果你需要流体，比如流水，喷泉，水喷溅散开等效果，可以尝试下，MAX的插件，REALFLOW。
‘伍’ 用MAXplus2怎么仿真我这里有程序，能不能帮我仿真出来毕业设计用。并告诉我波形的意义，
给你辅导如何来做你的设计
‘陆’ 请问写好一个VHDL程序后，怎么样一步步到仿真
写好后存盘
一 将设计项目设置成工程文件（PROJECT）
为了对输入的设计项目进行各项处理，必须将设计文件，设置成Project。如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。如果要对其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成Projcet。即需要对哪个设计项目进行编译、仿真等操作时，就设定哪个项目为工程。
将设计项目（如h_adder.gdf）设定为工程文件，有两个途径：
1、执行菜单File Project Set Project to Current File，即将当前设计文件设置成Project。选择此项后可以看到菜单上面的标题栏显示出所设文件的路径。(前一部分是目前编译器所指向的工程文件名称)。这点特别重要，此后的设计应该特别关注此路径的指向是否正确！如果已经指向待编译的文件，就不必再次设置为工程。
2、如果设计文件未打开，执行菜单File Project Name，然后在跳出的Project Name窗中找到文件夹及文件名，此时即选定此文件为本次设计的工程文件了。
步骤4：选择目标器件并编译
在对文件编译前必须选定最后实现本设计项目的目标器件，执行菜单AssignDevice，弹出Device窗口。此窗口的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列、EPF10K10对应的是FLEX10K、EP1K30对应的是ACEXlK系列等。为了选择EPF10K10LC84-4器件，应将此栏下方标有Show only Fastest Speed Grades的勾消去，以便显示出所有速度级别的器件。完成器件选择后，按OK键。
启动编译器。首先选择左上角菜单的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler，此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。如图5所示。
点击Start，开始编译！如果发现有错，一般情况下，会告诉用户错误的位置和情况，双击编译信息（Messages －Compiler）窗错误信息条，会直接跳到错误位置，排除错误后再次编译。
说明：错误位置是用元件左下部的浅色数字显示的，该数字是用户在Enter Symbol的时候自动顺序编号的。
图5 编译窗口
图5编译窗各功能项目块含义如下：
• Compiler Netlist Extractor ：编译器网表文件提取器，该功能块将输入的原理图文件或HDL文本文件转化成网表文件并检查其中可能的错误。该模块还负责连接顶层设计中的多层次设计文件；此外还包含一个内置的，用于接受外部标准网表文件的阅读器。
• Database Builder ：基本编译文件建立器，该功能块将含有任何层次的设计网表文件转化成一个单一层次的网表文件，以便进行逻辑综合。
• Logic Synthesizer ：逻辑综合器，对设计项目进行逻辑化简、逻辑优化和检查逻辑错误。综合后输出的网表文件表达了设计项目中底层逻辑元件最基本的连接方式和逻辑关系。逻辑综合器的工作方式和优化方案可以通过一些选项来实现。
• Partitioner ：逻辑分割器，如果选定的目标器件逻辑资源过小，而设计项目较大，该分割器则自动将设计项目进行分割，使得它们能够实现在多个选定的器件中。
• Fitter ：适配器，适配器也称结构综合器或布线布局器。它将逻辑综合所得的网表文件，即底层逻辑元件的基本连接关系，在选定的目标器件中具体实现。对于布线布局的策略和优化方式也可以通过设置一些选项来改变和实现。
• Timing SNF Extractor ：时序仿真网表文件提取器，该功能块从适配器输出的文件中提取时序仿真网表文件，留待对设计项目进行仿真测试用。对于大的设计项目一般先进行功能仿真，方法是在Compiler窗口下选择Processing项中的Functional SNF Extractor功能仿真网表文件提取器选项。
• Assembler ：装配器，该功能块将适配器输出的文件，根据不同的目标器件，不同的配置ROM产生多种格式的编程/配置文件，如用于CPLD或配置ROM用的POF编程文件（编程目标文件）；用于对FPGA直接配置的SOF文件（SRAM目标文件）；可用于单片机对FPGA配置的Hex文件，以及其它TTFs、Jam、JBC和JEDEC文件等。
步骤5：时序仿真
接下来应该测试设计项目的正确性，即逻辑仿真，简单的说仿真就是人为模拟输入信号，观察输出信号的变化，判断是否合乎预计的设计要求。具体步骤如下：
1、建立波形文件。按照以上“步骤2”，为此设计建立一个波形测试文件。选择File项及其New，再选择图1下侧New窗中的Waveform Editer..项，打开波形编辑窗。如图6所示。
图6 波形编辑窗口
2、输入信号节点。执行菜单Node → Enter Nodes from SNF。在弹出的窗口（图7）中首先点击List键，这时左窗口将列出该项设计所有信号节点。由于设计者有时只需要观察其中部分信号的波形，因此要利用中间的“=>”键将需要观察的信号选到右栏中，然后点击OK键即可。波形编辑窗口变成图8所示。
图7 列出并选择需要观察的信号节点
3、设置波形参量。图8所示的波形编辑窗中已经调入了半加器的所有节点信号，在为编辑窗的半加器输入信号a和b设定必要的测试电平之前，首先设定相关的仿真参数。如图8所示， 在Options选项中消去网格对齐Snap to Grid的选择（消去勾），以便能够任意设置输入电平位置，或设置输入时钟信号的周期。这点切记
图8 调入所有节点后的图形编辑窗口
4、设定仿真时间宽度。执行菜单File→End Time选项，在End time选择窗中选择适当的仿真时间域，如可选3s（3微秒），以便有足够长的观察时间，但是不要设定时间太长，否则，仿真工作量大，占用的机时太长。软件默认仿真时间为1s。
5、设定输入信号。现在可以为输入信号a和b设定测试电平了。如图9标出的那样，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和co输出信号。如果需要对输入信号a在某段时间间隔内赋值，在该信号的该段时间起点拖动鼠标，移动到该段时间终点，使之变成黑色，然后点击左侧工具箱中的相应赋值按键。如果对信号从头至尾(End Time)赋值，只需用鼠标在左部的Name区点击相应的位置，该信号会全部变黑，表示全选。
图9 设定输入信号的测试电平
赋值取反：就是对“黑色”时间段的信号取反码，如：0→1、1→0、B9→46
6、波形文件存盘。执行菜单File →Save，按OK键即可。由于存盘窗中的波形文件名是默认的（这里是h_adder.scf），所以直接存盘即可。
7、运行仿真器。执行菜单MAX+plusII →Simulator选项，点击跳出的仿真器窗口（图10）中的Start键。图11是仿真运算完成后的时序波形。如果没有变化，看看是否因为显示比例太大，点击图9的放大按钮或显示全部按钮。
图10 仿真器窗口
图11 半加器仿真波形
上图的Value栏的数值，代表竖线处(83.0ns)各个信号的电平。
8、观察分析波形。很明显，图11显示的半加器的时序波形是正确的。还可以进一步了解信号的延时情况。图11的竖线是测试参考线，它上方(与Ref数据框处相同)标出的83.0ns是此线所在的位置；鼠标箭头(该线右侧‘+’处)所在处时间显示在Time数据框里，为93.0ns；二者的时间差显示在窗口上方的Interval小窗中。由图可见输入与输出波形间有一个小的延时量10ns。
有时，为了观察方便需要将某些信号作为一组来观测。步骤：
①． 鼠标在Name区选择co使之全部变黑，按住ALT键，向下拖动鼠标，复制一个co，或者全黑后，右键→Copy，在其它空白区域再右键→Paste；然后再复制一个so；或者菜单Node → Enter Nodes from SNF，再加上一个co和so。建议co在so的上面，且二者相邻。
②． 将鼠标移动到Name的co上（不要在带红线的“信号性质说明”上），按下鼠标左键并向下拖动鼠标至so，松开后鼠标左键，可选中信号co、so
③． 在选中区域（黑色）上，点击鼠标右键，在浮动菜单上选择Enter Group...或直接执行菜单Node → Enter Group...，出现如图12所示的设置组对话框
图12 设置组对话框
④． 选择合适进制后，选择OK，可得到如图13所示的波形图。
图13 组显示结果（10进制）
说明：在以后的仿真时，对于多位的数据，双击Value区，也可以改变数据的显示格式，可以直观显示。步骤①不一定是必须的。但是Group的高位是所选数据的最上面的那个，低位是所选数据的最下面的那个。输入数据也可以编组，有时在信号赋值时比较方便。
9、为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器，方法是选择左上角的MAX+plusII项及其中的Timing Analyzer选项，点击跳出的分析器窗口（图14）中的Start键，延时信息即刻显示在图表中。其中左排的列表是输入信号，上排列出输出信号，中间是对应的延时量，这个延时量是精确针对EPF10K10LC84-4器件的。
图14 延时分析结果
10、包装元件入库。重新回到半加器设计文件h_adder.gdf，执行菜单File → Create Default Symbol项，此时即将当前文件变成了一个包装好的单一元件h_adder.sym，并被放置在工程路径指定的目录（e:\MYNAME\shiyan_1）中，以备后用。
‘柒’ 怎样在maxplus下进行vhd文件的编译和仿真
vhdl语言规定实体名和文件名要一致，你的文件名是“cmi.vhd”，实体的名字应该也是“cmi”，程序中出现实体的地方都应该改为cmi。希望能帮到你。 你试试
‘捌’ 怎么用maxplusII来编译仿真verilog-hdl
都什么年月了 你还在用这么古老的工具呢?
maxplus2是ALTERA公司早期的产品,现在早就更名升级为Quartus了,功能强大而且界面友好.这两者的关系就像win32和xp的关系一样.
现在谁还没事研究win32的用法呢?
‘玖’ 怎样用modelsim做后仿真
step1：在qurtus改变编译选项：
assignments－>EDA tool setting:选择verilog还是vhdl。
step2：编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。
step3：在目录：\quartus\eda\sim_lib找到你选用器件对应的库文件，将库文件和网表文件以及延时文件和testbench文件放在同一目录，在modelsim里进行编译库文件、网表文件以及bench文件。
step4：编译成功后，然后进行load，在load design的时候，需要制定延时文件的路径，以及延时文件作用的区域，延时文件的左右区域就是testbench里面调用顶层文件取的名字。
step5：打开signal窗口（view->signal）和wave窗口（view->signal），将你希望仿真的信号添加进去。
Step：仿真。。。
利用ModelSim SE6.0C实现时序仿真！！！
1) 打开一个工程文件。
2) 打开Settings设置栏，选择EDA Tools Settings下的Simulation栏。在右边出现的设置栏中将“Tool name”的下拉菜单选择“ModelSim(Verilog)”（如果工程用VHDL语言实现，则可以选择“ModelSim(VHDL)”；如果ModelSim使用的是for Altera的专用版本，则可以选择“ModelSim-Altera(Verilog)”或“ModelSim-Altera(VHDL)”）。
另外在设置栏中还有其他的核选框。
如果选中“Maintain hierarchy”，则表示在做时序仿真时就能看到像在功能仿真的工程文件层次结构，可以找到定义的内部信号。因为在做后仿时，源文件中的信号名称已经没有了，被映射为软件综合后自己生成的信号名，观察起来很不方便。这个设置与ISE里综合右键属性的Keep Hierarchy选择YES的功能是一样的。
如果选中“Generate netlist for functional simulation only”，则表示只能做功能仿真。
3) 点击 “Start Compilation”按钮编译工程，完成之后在当前的工程目录下可以看到一个名为“Simulation”的新文件夹，下面的“ModelSim”文件夹下包括仿真需要的.vo网表文件和包含延迟信息的.sdo文件。
4) 打开ModelSim软件（或者在Quartus下“Settings->EDA Tools Setting->Simulation”出现的设置栏中选中“Run this tool automatically after compilation”，直接从Quartus下调用ModelSim软件），可以在当前工程目录下新建一个Project。在Project标签栏内点击右键，出现在快捷菜单中选择“Add to Project->Existing File…”。加入当前工程目录的“\Simulation\ModelSim\”路径下的.vo文件、TestBench文件和对应当前工程所选择器件的网表文件。
比如：当前工程选择的器件是Cyclone系列，Quartus安装目录在“C:\altera”路径下。因此需要在“C:\altera\quartus50\eda\sim_lib”路径下找到“cyclone_atom.v”的网表文件导入到ModelSim下的Project。如果是其他器件亦是如此，只要在此目录下找到对应有“_atom”后缀的.v文件。当然整个大前提是ModelSim SE版本已经加入了Alterta的仿真库，不过ModelSim-Altera版本就不会存在这样的问题。
5) 在出现的Project标签栏的快捷菜单中选择“Add to Project->Simulation Configuration”，会出现如上图所示的名为“Simulation1”的仿真配置。右键点击选择“Properties”，弹出的“Simulation Properties”对话框中有几个标签栏。
在“Design”标签栏内需要选择仿真的文件，也就是TestBench文件。
在“SDF”标签栏内需要选择包含延迟信息的文件，即Quartus下生成的.sdo文件。这里建议将.sdo文件与ModelSim的工程文件(.mpf文件)放在同一个目录下，不然ModelSim会报类似无法读取.sdo文件的错误。当加入.sdo文件时，需要在如下图所示的“Apply to Region”的编辑框内填写延迟信息文件作用的区域。
举个例子来说明：
TestBench文件中定义了测试文件的Mole名称为ConvEncdTestBnch。
TestBench文件中调用待测顶层文件的实例名为top_encode_1。（top_encode top_encode_1(clk, rst, dataIn, serialData, parData);这是TestBench文件中调用顶层的语句）
所以在作用区域内需要填写“/ConvEncdTestBnch/top_encode_1”。
6) 右键点击名为“Simulation1”的仿真配置，快捷菜单中选择“Execute”命令，执行仿真。
7) 指定延时文件sdo 路径时，特别注意“域”的指定，否则用户会在timing 仿真中报load error “can’t find instance file”. 指定的域可以从sim标签页查看sim 的top 层，或要仿真的对象。另外，时序仿真时，一定要记住要把顶层top.v 用 top.vo 替换。同时要确保预编译的库中每个库的名字必需遵循altera的要求，比如：cylcone 的device 库必需命名为cycclone, maxii 的device命名为maxii, flex10Ke 和acex1K 都命名为flex10Ke,详细查看文档附件。Simulation.pdf
8) 提供一个testbench 的模板。
利用ModelSim SE6.0C实现功能仿真
功能仿真流程比较简单，一般不会出现什么问题，这里不再多述。
‘拾’ 我现在需要用3dmax做个工业流程仿真，需要在画出来的图形上互动
做动画是肯定可以的，你要做简单就开关键帧就可以了，拖到物体就可以模拟出来了，复杂的不是一两句话能说的清楚的