Ⅰ ise13不能綜合
選擇你要綜合的文件，右擊，去處manual compile order 就好了
Ⅱ 如何提高ISE的編譯速度
如果你的cpu夠強你應該學會如何利用好它來加速你的代碼編譯速度，那麼你怎麼才能夠最大限度讓你的cpu發燒呢？
下面是一個對比：
比如我的cpu是i7 3770k，
編譯cocos2d-x的libcocos2d工程：
不優化：
1>Time Elapsed 00:01:35.25
優化後：
1>Time Elapsed 00:00:21.66
效果顯著！！！
參考網頁：
Visual Studio 2010中C++並行構建調優(1)
http://developer.51cto.com/art/201003/189235.htm
1>cl : Command line warning D9030: '/Gm' is incompatible with multiprocessing; ignoring /MP switch
解決辦法是：
Properties -> Configuration Properties -> C/C++ -> Code Generation -> Enable Minimal Rebuild -> No(/Gm-)
Properties -> Configuration Properties -> C/C++ -> Geneal -> Multi-processor Compilation -> Yes(/MP)
一些含義和拓展資料：
Enable minimal rebuild
通過保存關聯信息到.IDB文件，使編譯器只對最新類定義改動過的源文件進行重編譯，提高編譯速度
Enable Incremental Compilation
同樣通過.IDB文件保存的信息，只重編譯最新改動過的函數
/MP (Build with Multiple Processes)
http://msdn.microsoft.com/en-us/library/bb385193.aspx
/Gm (Enable Minimal Rebuild)
http://msdn.microsoft.com/en-us/library/kfz8ad09.aspx
Ⅲ Xilinx ISE多工程文件的原理圖編譯
一個topmole文件把子文件給串聯起來，格式如下：
top mule：
------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo_3 is --3輸入或門
port(a,b,c:in std_logic;
d:out std_logic);
end entity;
architecture art of huo_3 is
component huo is --對應將2輸入或門的實體寫進去，port裡面一個字母都不能差
port(a,b:in std_logic;
c:out std_logic);
end component;
signal ab:std_logic;
begin
u1:huo port map(a=>a,b=>b,c=>ab); --對應將兩個模塊的埠連接起來，
u2:huo port map(a=>ab,b=>c,c=>d);
end art;
--------------------------------
子模塊：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity huo is
port(a,b:in std_logic;
c:out std_logic);
end entity;
architecture art of huo is
begin
c<=a or b;
end art;
Ⅳ 有關ISE使用Verilog編程時的問題
我的工程也全是黃色感嘆號，做的大了在所難免的。。比如有時候你做個計數器，給的位寬比用到的計數值大了，高幾位用不到，他就會提示你這沒用到的給你綜合掉了，稍微看下，不影響的就無所謂了。。。
如果是做自動售貨機這種的，不妨用時序邏輯來編，比這種組合邏輯做起來簡單還省心，而且效果一樣的。。。真值表什麼的算起來多麻煩 @_@
你的那些ibuf是怎麼產生的，除了貼出來的程序有沒有在別的地方用ibuf原語。。如果沒有的話額也不清楚了，沒在FPGA里用過D觸發器，是D觸發器的內部產生的信號么。。。