『壹』 如果用modelsim對verilog經編譯的程序進行模擬
以下操作在ModelSim SE PLUS 6.2b中完成
1.新建一個工程 file -> new -> project... 此時會彈出一個Creat Project對話框,輸入一個工程名,選擇保存路徑 (不要包含中文),其他默認就行了;
2.點OK後會彈出一個Add items to the Project,裡面有幾個可選項,應該很容易明白;
3.添加好文件後,點close把Add items to the Project對話框關閉,這時在左側的workspace的project窗口裡可以看到剛才添加的文件,雙擊可以打開這些文件進行編輯,編輯好後保存;
4.右擊剛才編輯好的文件compile -> compile select(或根據自己需要選其他項),如果沒有錯誤,則在底部的命令窗口可以看到編譯成功的消息(呈綠色),否則會出現出錯的消息(呈紅色),雙擊它會彈出一個更具體的窗口提示你出錯的地方.
5.修改所有錯誤直到編譯成功.這時可以在菜單欄選擇Simulation -> Start simulatio... 這時會彈出一個Start simulatio的對話框,在Design的標簽下你會看到有很多庫,展開work庫會看到剛才編譯成功的文件(如果有多個文件的話選擇一個你想模擬的,比如測試程序,這時底部的OK會由剛才的不可用變成可用的),然後把Opitimization選項下的Enable opitimization前復選取消(這樣可以保證過會兒所有的輸入輸出都可以看到,你可以試試不取消這項有何區別),然後點OK就行了.
6.選擇view -> Objects就可以看到你想模擬的各個量,選中它們並右擊Add to wave -> Selected signals,這時就會彈出一個波形模擬窗口.如果你的測試文件寫得沒問題的話就可以看到模擬波形,你也可以觀察底部的命令窗口察看相關信息.
7.如果沒寫測試文件的話,在波形模擬窗口右擊相關信號,選擇force...設置想模擬的值或clock...把該量設置為時鍾,然後點工具欄上的Run或Simulation菜單下的Run.
『貳』 用Verilog HDL編寫的程序怎麼用MAX+plusII怎麼編譯和模擬啊
verilog => filename.v
『叄』 怎麼用maxplus2做模擬啊
【1】不要動不動就破解，有正版的；
【2】file菜單的左側有一個
"
max+pluss
ii
"的菜單，點擊就出現
"waveformeditor".
點擊該項，創建一個
*.scf
的文件。該文件一定要與某個成功編譯的項目關聯。調用該項目的信號進入，編輯各個信號(輸入信號)，設定模擬周期個數或者時間長度，設好時鍾(如果存在)。保存；
【3】還是那個
"
max+pluss
ii
"的菜單，點擊simulator即可。
----祝你順利
『肆』 3D MAX能進行模擬嗎
不用那麼麻煩，MAX自帶的reactor應該可以滿足大部分的力學效果。你可以在工具欄的空白地方點右鍵，調出reactor面板。裡面有鋼體，柔體，布料的工具。也有你說的彈簧效果，不過一兩句話講不清楚，建議上網搜索一些reactor相關的教程。如果你需要流體，比如流水，噴泉，水噴濺散開等效果，可以嘗試下，MAX的插件，REALFLOW。
『伍』 用MAXplus2怎麼模擬我這里有程序，能不能幫我模擬出來畢業設計用。並告訴我波形的意義，
給你輔導如何來做你的設計
『陸』 請問寫好一個VHDL程序後，怎麼樣一步步到模擬
寫好後存檔
一 將設計項目設置成工程文件（PROJECT）
為了對輸入的設計項目進行各項處理，必須將設計文件，設置成Project。如果設計項目由多個設計文件組成，則應該將它們的主文件，即頂層文件設置成Project。如果要對其中某一底層文件進行單獨編譯、模擬和測試，也必須首先將其設置成Projcet。即需要對哪個設計項目進行編譯、模擬等操作時，就設定哪個項目為工程。
將設計項目（如h_adder.gdf）設定為工程文件，有兩個途徑：
1、執行菜單File Project Set Project to Current File，即將當前設計文件設置成Project。選擇此項後可以看到菜單上面的標題欄顯示出所設文件的路徑。(前一部分是目前編譯器所指向的工程文件名稱)。這點特別重要，此後的設計應該特別關注此路徑的指向是否正確！如果已經指向待編譯的文件，就不必再次設置為工程。
2、如果設計文件未打開，執行菜單File Project Name，然後在跳出的Project Name窗中找到文件夾及文件名，此時即選定此文件為本次設計的工程文件了。
步驟4：選擇目標器件並編譯
在對文件編譯前必須選定最後實現本設計項目的目標器件，執行菜單AssignDevice，彈出Device窗口。此窗口的Device Family是器件序列欄，應該首先在此攔中選定目標器件對應的序列名，如EPM7128S對應的是MAX7000S系列、EPF10K10對應的是FLEX10K、EP1K30對應的是ACEXlK系列等。為了選擇EPF10K10LC84-4器件，應將此欄下方標有Show only Fastest Speed Grades的勾消去，以便顯示出所有速度級別的器件。完成器件選擇後，按OK鍵。
啟動編譯器。首先選擇左上角菜單的MAX+plusII選項，在其下拉菜單中選擇編譯器項Compiler，此編譯器的功能包括網表文件提取、設計文件排錯、邏輯綜合、邏輯分配、適配（結構綜合）、時序模擬文件提取和編程下載文件裝配等。如圖5所示。
點擊Start，開始編譯！如果發現有錯，一般情況下，會告訴用戶錯誤的位置和情況，雙擊編譯信息（Messages －Compiler）窗錯誤信息條，會直接跳到錯誤位置，排除錯誤後再次編譯。
說明：錯誤位置是用元件左下部的淺色數字顯示的，該數字是用戶在Enter Symbol的時候自動順序編號的。
圖5 編譯窗口
圖5編譯窗各功能項目塊含義如下：
• Compiler Netlist Extractor ：編譯器網表文件提取器，該功能塊將輸入的原理圖文件或HDL文本文件轉化成網表文件並檢查其中可能的錯誤。該模塊還負責連接頂層設計中的多層次設計文件；此外還包含一個內置的，用於接受外部標准網表文件的閱讀器。
• Database Builder ：基本編譯文件建立器，該功能塊將含有任何層次的設計網表文件轉化成一個單一層次的網表文件，以便進行邏輯綜合。
• Logic Synthesizer ：邏輯綜合器，對設計項目進行邏輯化簡、邏輯優化和檢查邏輯錯誤。綜合後輸出的網表文件表達了設計項目中底層邏輯元件最基本的連接方式和邏輯關系。邏輯綜合器的工作方式和優化方案可以通過一些選項來實現。
• Partitioner ：邏輯分割器，如果選定的目標器件邏輯資源過小，而設計項目較大，該分割器則自動將設計項目進行分割，使得它們能夠實現在多個選定的器件中。
• Fitter ：適配器，適配器也稱結構綜合器或布線布局器。它將邏輯綜合所得的網表文件，即底層邏輯元件的基本連接關系，在選定的目標器件中具體實現。對於布線布局的策略和優化方式也可以通過設置一些選項來改變和實現。
• Timing SNF Extractor ：時序模擬網表文件提取器，該功能塊從適配器輸出的文件中提取時序模擬網表文件，留待對設計項目進行模擬測試用。對於大的設計項目一般先進行功能模擬，方法是在Compiler窗口下選擇Processing項中的Functional SNF Extractor功能模擬網表文件提取器選項。
• Assembler ：裝配器，該功能塊將適配器輸出的文件，根據不同的目標器件，不同的配置ROM產生多種格式的編程/配置文件，如用於CPLD或配置ROM用的POF編程文件（編程目標文件）；用於對FPGA直接配置的SOF文件（SRAM目標文件）；可用於單片機對FPGA配置的Hex文件，以及其它TTFs、Jam、JBC和JEDEC文件等。
步驟5：時序模擬
接下來應該測試設計項目的正確性，即邏輯模擬，簡單的說模擬就是人為模擬輸入信號，觀察輸出信號的變化，判斷是否合乎預計的設計要求。具體步驟如下：
1、建立波形文件。按照以上「步驟2」，為此設計建立一個波形測試文件。選擇File項及其New，再選擇圖1下側New窗中的Waveform Editer..項，打開波形編輯窗。如圖6所示。
圖6 波形編輯窗口
2、輸入信號節點。執行菜單Node → Enter Nodes from SNF。在彈出的窗口（圖7）中首先點擊List鍵，這時左窗口將列出該項設計所有信號節點。由於設計者有時只需要觀察其中部分信號的波形，因此要利用中間的「=>」鍵將需要觀察的信號選到右欄中，然後點擊OK鍵即可。波形編輯窗口變成圖8所示。
圖7 列出並選擇需要觀察的信號節點
3、設置波形參量。圖8所示的波形編輯窗中已經調入了半加器的所有節點信號，在為編輯窗的半加器輸入信號a和b設定必要的測試電平之前，首先設定相關的模擬參數。如圖8所示， 在Options選項中消去網格對齊Snap to Grid的選擇（消去勾），以便能夠任意設置輸入電平位置，或設置輸入時鍾信號的周期。這點切記
圖8 調入所有節點後的圖形編輯窗口
4、設定模擬時間寬度。執行菜單File→End Time選項，在End time選擇窗中選擇適當的模擬時間域，如可選3s（3微秒），以便有足夠長的觀察時間，但是不要設定時間太長，否則，模擬工作量大，佔用的機時太長。軟體默認模擬時間為1s。
5、設定輸入信號。現在可以為輸入信號a和b設定測試電平了。如圖9標出的那樣，利用必要的功能鍵為a和b加上適當的電平，以便模擬後能測試so和co輸出信號。如果需要對輸入信號a在某段時間間隔內賦值，在該信號的該段時間起點拖動滑鼠，移動到該段時間終點，使之變成黑色，然後點擊左側工具箱中的相應賦值按鍵。如果對信號從頭至尾(End Time)賦值，只需用滑鼠在左部的Name區點擊相應的位置，該信號會全部變黑，表示全選。
圖9 設定輸入信號的測試電平
賦值取反：就是對「黑色」時間段的信號取反碼，如：0→1、1→0、B9→46
6、波形文件存檔。執行菜單File →Save，按OK鍵即可。由於存檔窗中的波形文件名是默認的（這里是h_adder.scf），所以直接存檔即可。
7、運行模擬器。執行菜單MAX+plusII →Simulator選項，點擊跳出的模擬器窗口（圖10）中的Start鍵。圖11是模擬運算完成後的時序波形。如果沒有變化，看看是否因為顯示比例太大，點擊圖9的放大按鈕或顯示全部按鈕。
圖10 模擬器窗口
圖11 半加器模擬波形
上圖的Value欄的數值，代表豎線處(83.0ns)各個信號的電平。
8、觀察分析波形。很明顯，圖11顯示的半加器的時序波形是正確的。還可以進一步了解信號的延時情況。圖11的豎線是測試參考線，它上方(與Ref數據框處相同)標出的83.0ns是此線所在的位置；滑鼠箭頭(該線右側『+』處)所在處時間顯示在Time數據框里，為93.0ns；二者的時間差顯示在窗口上方的Interval小窗中。由圖可見輸入與輸出波形間有一個小的延時量10ns。
有時，為了觀察方便需要將某些信號作為一組來觀測。步驟：
①． 滑鼠在Name區選擇co使之全部變黑，按住ALT鍵，向下拖動滑鼠，復制一個co，或者全黑後，右鍵→Copy，在其它空白區域再右鍵→Paste；然後再復制一個so；或者菜單Node → Enter Nodes from SNF，再加上一個co和so。建議co在so的上面，且二者相鄰。
②． 將滑鼠移動到Name的co上（不要在帶紅線的「信號性質說明」上），按下滑鼠左鍵並向下拖動滑鼠至so，松開後滑鼠左鍵，可選中信號co、so
③． 在選中區域（黑色）上，點擊滑鼠右鍵，在浮動菜單上選擇Enter Group...或直接執行菜單Node → Enter Group...，出現如圖12所示的設置組對話框
圖12 設置組對話框
④． 選擇合適進制後，選擇OK，可得到如圖13所示的波形圖。
圖13 組顯示結果（10進制）
說明：在以後的模擬時，對於多位的數據，雙擊Value區，也可以改變數據的顯示格式，可以直觀顯示。步驟①不一定是必須的。但是Group的高位是所選數據的最上面的那個，低位是所選數據的最下面的那個。輸入數據也可以編組，有時在信號賦值時比較方便。
9、為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器，方法是選擇左上角的MAX+plusII項及其中的Timing Analyzer選項，點擊跳出的分析器窗口（圖14）中的Start鍵，延時信息即刻顯示在圖表中。其中左排的列表是輸入信號，上排列出輸出信號，中間是對應的延時量，這個延時量是精確針對EPF10K10LC84-4器件的。
圖14 延時分析結果
10、包裝元件入庫。重新回到半加器設計文件h_adder.gdf，執行菜單File → Create Default Symbol項，此時即將當前文件變成了一個包裝好的單一元件h_adder.sym，並被放置在工程路徑指定的目錄（e:\MYNAME\shiyan_1）中，以備後用。
『柒』 怎樣在maxplus下進行vhd文件的編譯和模擬
vhdl語言規定實體名和文件名要一致，你的文件名是「cmi.vhd」，實體的名字應該也是「cmi」，程序中出現實體的地方都應該改為cmi。希望能幫到你。 你試試
『捌』 怎麼用maxplusII來編譯模擬verilog-hdl
都什麼年月了 你還在用這么古老的工具呢?
maxplus2是ALTERA公司早期的產品,現在早就更名升級為Quartus了,功能強大而且界面友好.這兩者的關系就像win32和xp的關系一樣.
現在誰還沒事研究win32的用法呢?
『玖』 怎樣用modelsim做後模擬
step1：在qurtus改變編譯選項：
assignments－>EDA tool setting:選擇verilog還是vhdl。
step2：編譯。你會在你的工程所在目錄 看到一個simulation的目錄，這裡面有你生成的網表文件和標准延時文件。
step3：在目錄：\quartus\eda\sim_lib找到你選用器件對應的庫文件，將庫文件和網表文件以及延時文件和testbench文件放在同一目錄，在modelsim里進行編譯庫文件、網表文件以及bench文件。
step4：編譯成功後，然後進行load，在load design的時候，需要制定延時文件的路徑，以及延時文件作用的區域，延時文件的左右區域就是testbench裡面調用頂層文件取的名字。
step5：打開signal窗口（view->signal）和wave窗口（view->signal），將你希望模擬的信號添加進去。
Step：模擬。。。
利用ModelSim SE6.0C實現時序模擬！！！
1) 打開一個工程文件。
2) 打開Settings設置欄，選擇EDA Tools Settings下的Simulation欄。在右邊出現的設置欄中將「Tool name」的下拉菜單選擇「ModelSim(Verilog)」（如果工程用VHDL語言實現，則可以選擇「ModelSim(VHDL)」；如果ModelSim使用的是for Altera的專用版本，則可以選擇「ModelSim-Altera(Verilog)」或「ModelSim-Altera(VHDL)」）。
另外在設置欄中還有其他的核選框。
如果選中「Maintain hierarchy」，則表示在做時序模擬時就能看到像在功能模擬的工程文件層次結構，可以找到定義的內部信號。因為在做後仿時，源文件中的信號名稱已經沒有了，被映射為軟體綜合後自己生成的信號名，觀察起來很不方便。這個設置與ISE里綜合右鍵屬性的Keep Hierarchy選擇YES的功能是一樣的。
如果選中「Generate netlist for functional simulation only」，則表示只能做功能模擬。
3) 點擊 「Start Compilation」按鈕編譯工程，完成之後在當前的工程目錄下可以看到一個名為「Simulation」的新文件夾，下面的「ModelSim」文件夾下包括模擬需要的.vo網表文件和包含延遲信息的.sdo文件。
4) 打開ModelSim軟體（或者在Quartus下「Settings->EDA Tools Setting->Simulation」出現的設置欄中選中「Run this tool automatically after compilation」，直接從Quartus下調用ModelSim軟體），可以在當前工程目錄下新建一個Project。在Project標簽欄內點擊右鍵，出現在快捷菜單中選擇「Add to Project->Existing File…」。加入當前工程目錄的「\Simulation\ModelSim\」路徑下的.vo文件、TestBench文件和對應當前工程所選擇器件的網表文件。
比如：當前工程選擇的器件是Cyclone系列，Quartus安裝目錄在「C:\altera」路徑下。因此需要在「C:\altera\quartus50\eda\sim_lib」路徑下找到「cyclone_atom.v」的網表文件導入到ModelSim下的Project。如果是其他器件亦是如此，只要在此目錄下找到對應有「_atom」後綴的.v文件。當然整個大前提是ModelSim SE版本已經加入了Alterta的模擬庫，不過ModelSim-Altera版本就不會存在這樣的問題。
5) 在出現的Project標簽欄的快捷菜單中選擇「Add to Project->Simulation Configuration」，會出現如上圖所示的名為「Simulation1」的模擬配置。右鍵點擊選擇「Properties」，彈出的「Simulation Properties」對話框中有幾個標簽欄。
在「Design」標簽欄內需要選擇模擬的文件，也就是TestBench文件。
在「SDF」標簽欄內需要選擇包含延遲信息的文件，即Quartus下生成的.sdo文件。這里建議將.sdo文件與ModelSim的工程文件(.mpf文件)放在同一個目錄下，不然ModelSim會報類似無法讀取.sdo文件的錯誤。當加入.sdo文件時，需要在如下圖所示的「Apply to Region」的編輯框內填寫延遲信息文件作用的區域。
舉個例子來說明：
TestBench文件中定義了測試文件的Mole名稱為ConvEncdTestBnch。
TestBench文件中調用待測頂層文件的實例名為top_encode_1。（top_encode top_encode_1(clk, rst, dataIn, serialData, parData);這是TestBench文件中調用頂層的語句）
所以在作用區域內需要填寫「/ConvEncdTestBnch/top_encode_1」。
6) 右鍵點擊名為「Simulation1」的模擬配置，快捷菜單中選擇「Execute」命令，執行模擬。
7) 指定延時文件sdo 路徑時，特別注意「域」的指定，否則用戶會在timing 模擬中報load error 「can』t find instance file」. 指定的域可以從sim標簽頁查看sim 的top 層，或要模擬的對象。另外，時序模擬時，一定要記住要把頂層top.v 用 top.vo 替換。同時要確保預編譯的庫中每個庫的名字必需遵循altera的要求，比如：cylcone 的device 庫必需命名為cycclone, maxii 的device命名為maxii, flex10Ke 和acex1K 都命名為flex10Ke,詳細查看文檔附件。Simulation.pdf
8) 提供一個testbench 的模板。
利用ModelSim SE6.0C實現功能模擬
功能模擬流程比較簡單，一般不會出現什麼問題，這里不再多述。
『拾』 我現在需要用3dmax做個工業流程模擬，需要在畫出來的圖形上互動
做動畫是肯定可以的，你要做簡單就開關鍵幀就可以了，拖到物體就可以模擬出來了，復雜的不是一兩句話能說的清楚的