① 請問寫好一個VHDL程序後，怎麼樣一步步到模擬
寫好後存檔 一 將設計項目設置成工程文件（PROJECT） 為了對輸入的設計項目進行各項處理，必須將設計文件，設置成Project。如果設計項目由多個設計文件組成，則應該將它們的主文件，即頂層文件設置成Project。如果要對其中某一底層文件進行單獨編譯、模擬和測試，也必須首先將其設置成Projcet。即需要對哪個設計項目進行編譯、模擬等操作時，就設定哪個項目為工程。 將設計項目（如h_adder.gdf）設定為工程文件，有兩個途徑： 1、執行菜單File Project Set Project to Current File，即將當前設計文件設置成Project。選擇此項後可以看到菜單上面的標題欄顯示出所設文件的路徑。(前一部分是目前編譯器所指向的工程文件名稱)。這點特別重要，此後的設計應該特別關注此路徑的指向是否正確！如果已經指向待編譯的文件，就不必再次設置為工程。 2、如果設計文件未打開，執行菜單File Project Name，然後在跳出的Project Name窗中找到文件夾及文件名，此時即選定此文件為本次設計的工程文件了。 步驟4：選擇目標器件並編譯 在對文件編譯前必須選定最後實現本設計項目的目標器件，執行菜單AssignDevice，彈出Device窗口。此窗口的Device Family是器件序列欄，應該首先在此攔中選定目標器件對應的序列名，如EPM7128S對應的是MAX7000S系列、EPF10K10對應的是FLEX10K、EP1K30對應的是ACEXlK系列等。為了選擇EPF10K10LC84-4器件，應將此欄下方標有Show only Fastest Speed Grades的勾消去，以便顯示出所有速度級別的器件。完成器件選擇後，按OK鍵。 啟動編譯器。首先選擇左上角菜單的MAX+plusII選項，在其下拉菜單中選擇編譯器項Compiler，此編譯器的功能包括網表文件提取、設計文件排錯、邏輯綜合、邏輯分配、適配（結構綜合）、時序模擬文件提取和編程下載文件裝配等。如圖5所示。 點擊Start，開始編譯！如果發現有錯，一般情況下，會告訴用戶錯誤的位置和情況，雙擊編譯信息（Messages －Compiler）窗錯誤信息條，會直接跳到錯誤位置，排除錯誤後再次編譯。 說明：錯誤位置是用元件左下部的淺色數字顯示的，該數字是用戶在Enter Symbol的時候自動順序編號的。 圖5 編譯窗口 圖5編譯窗各功能項目塊含義如下： • Compiler Netlist Extractor ：編譯器網表文件提取器，該功能塊將輸入的原理圖文件或HDL文本文件轉化成網表文件並檢查其中可能的錯誤。該模塊還負責連接頂層設計中的多層次設計文件；此外還包含一個內置的，用於接受外部標准網表文件的閱讀器。 • Database Builder ：基本編譯文件建立器，該功能塊將含有任何層次的設計網表文件轉化成一個單一層次的網表文件，以便進行邏輯綜合。 • Logic Synthesizer ：邏輯綜合器，對設計項目進行邏輯化簡、邏輯優化和檢查邏輯錯誤。綜合後輸出的網表文件表達了設計項目中底層邏輯元件最基本的連接方式和邏輯關系。邏輯綜合器的工作方式和優化方案可以通過一些選項來實現。 • Partitioner ：邏輯分割器，如果選定的目標器件邏輯資源過小，而設計項目較大，該分割器則自動將設計項目進行分割，使得它們能夠實現在多個選定的器件中。 • Fitter ：適配器，適配器也稱結構綜合器或布線布局器。它將邏輯綜合所得的網表文件，即底層邏輯元件的基本連接關系，在選定的目標器件中具體實現。對於布線布局的策略和優化方式也可以通過設置一些選項來改變和實現。 • Timing SNF Extractor ：時序模擬網表文件提取器，該功能塊從適配器輸出的文件中提取時序模擬網表文件，留待對設計項目進行模擬測試用。對於大的設計項目一般先進行功能模擬，方法是在Compiler窗口下選擇Processing項中的Functional S
② VHDL頂層程序設計模塊如何模擬，
直接編譯 就會生成模擬文件！ 再模擬就是整體模擬 不過要確保你的頂層文件名和實體名一致哦！
③ quartus VHDL模擬
編譯通過後，新建「vector waveform file」,在插入輸入輸出等待測信號，設置輸入信號號，開始模擬
單位時間(t)里完成的功(W)，叫功率。計算公式：。
④ VHDL模擬用什麼軟體好
可以使用MAXPLUS II軟體進行編譯模擬（簡單易上手），不過它只能模擬本身程序的時序功能。如果想附帶外接電路或者單片機的話，modelsim軟體也是不錯的選擇。希望能夠採納。
⑤ 在一個VHDL文件中，包含多個實體，那麼該怎樣進行編譯呢還有怎樣進行模擬模擬時怎樣把所有的輸出放到
多個是實體的話可以一個個的編譯，沒有問題了，再同總的結構圖把每個實體都聯系起來，再全部一起編譯。
模擬的話也是可以單個實體先一一進行，成功後才合在一起，具體的模擬步驟有點多，自己找找有關的資料吧~
⑥ 如何在tina中對vhdl程序進行模擬
寫好後存檔 一 將設計項目設置成工程文件（PROJECT） 為了對輸入的設計項目進行各項處理，必須將設計文件，設置成Project。如果設計項目由多個設計文件組成，則應該將它們的主文件，即頂層文件設置成Project。如果要對其中某一底層文件進行單獨編譯、模擬和測試，也必須首先將其設置成Projcet。即需要對哪個設計項目進行編譯、模擬等操作時，就設定哪個項目為工程。 將設計項目（如h_adder.gdf）設定為工程文件，有兩個途徑： 1、執行菜單File Project Set Project to Current File，即將當前設計文件設置成Project。選擇此項後可以看到菜單上面的標題欄顯示出所設文件的路徑。(前一部分是目前編譯器所指向的工程文件名稱)。這點特別重要，此後的設計應該特別關注此路徑的指向是否正確！如果已經指向待編譯的文件，就不必再次設置為工程。 2、如果設計文件未打開，執行菜單File Project Name，然後在跳出的Project Name窗中找到文件夾及文件名，此時即選定此文件為本次設計的工程文件了。 步驟4：選擇目標器件並編譯 在對文件編譯前必須選定最後實現本設計項目的目標器件，執行菜單AssignDevice，彈出Device窗口。此窗口的Device...
⑦ 如何編譯NC-Sim的VHDL以及Verilog模擬庫
要解決這一問題，需要執行下列步驟。
編譯Verilog HDL庫
將輸出目錄中的cds.lib文件復制到其它位置
在編譯Verilog HDL庫的輸出目錄中編譯VHDL庫
編輯剛剛生成的cds.lib文件，並添加第一個cds.lib文件的內容，除了以下面語句開始的第一行
include ${CDS_INST_DIR} ...
這一問題計劃在Quartus II的更新版本中解決。
⑧ 請學長幫助：全加器的VHDL描述和模擬（quartus II）
程序本身沒有錯，主要是模擬時候你設置的時鍾是10納秒級別的 ，圖中的情況是正常的延時 和 毛刺的出現所致，樓主可以 參考 組合電路的競爭與冒險的解決辦法，比較簡單的就是加時鍾同步，還有程序中沒有必要定義signal x,y,這么簡單的邏輯關系直接寫就行，還有最好把語句放在process中。
⑨ 在quartus ii怎麼進行 VHDL模擬
模擬分功能模擬和時序模擬,
一兩種模擬都需要在編譯源*.vhd,程序後,新建一個與源程序同名的,
二在*.vwf文件中,由Insert Node or bus 進入,導入全部I/O.
三在主菜單里的Tools-----Simulator Tool 進入,彈出對話框, 有Simulation Mode 和Simulation Input 兩個在上面的對話框,
①選擇模擬為 Functional ,則右邊的Generate Functional Simulation Netlist 字體變黑,先點擊,生成Netlist,再點 START進行模擬
②選擇時序模擬Timing ,則右邊按鈕為灰色,無法點擊,可直接進行時序模擬,而不用先生成Netlist.
⑩ VHDL語言編寫的程序可以通過編譯。可是模擬的輸出總是0.誰可以攤點我一下。
else
shuchu:=shuchu+chenshu_a;
beichenshu_b(6 downto 0):=beichenshu_b(7 downto 1);
beichenshu_b(7):='0';
chenshu_a(7 downto 1):=chenshu_a(6 downto 0);
chenshu_a(0):='0';
把 shuchu:=shuchu+chenshu_a;這一句刪除試試
但 是你的演算法還是有問題，chenshu_a是應該左移，但它的位數要擴展而不是原來 的8位，你的寫法將chenshu_a的最高位丟掉了，會造成結果完全不對
個人看法而已，沒有試過，我這里沒有那個軟體